JP2006203942A - 符号化装置、復号化装置および方法 - Google Patents
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- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
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- H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
Abstract
【解決手段】本発明のマンチェスター符号化復号化装置は、
−クロックの開始信号を与える同期信号生成モジュール(11)と、
−伝送/符号化クロック及び復号化クロック並びに低周波クロックを生成するクロックの同期及び生成のためのモジュール(12)と、
−復号化クロックで駆動されるフリップフロップを含む復号化モジュール(13)であって、符号化が、受信フェーズ中復号化されるべきマンチェスター符号化データの入力信号の簡単なサンプリングであることと、
−伝送フェーズ中伝送されるべきデータのマンチェスター符号での入力信号と伝送クロックとの間の“排他的OR”機能を実行する符号化モジュール(14)とを含む。
【選択図】図1
Description
交換プロトコルは、伝送情報の符号化とともに非接触カードとその読取器始動との間の伝送に使用されている。符号化の本質的な目的は、一連の“0”ビットの伝送を回避することにある。この場合、マンチェスター符号が最も使用される符号である。
本発明の目的は、マンチェスター様式の符号化/復号化を実行する装置を提案することにあり、大きな特徴は復号化部分にあり、この装置は、伝送クロックの生成及びその同期化の両方を確実にし、伝送クロックはアナログヘッドで再生されたHF周波数から生成されている。
‐クロックの同期・生成のためのモジュール: このモジュールは、伝送/符号化クロック及び復号化クロック並びに低周波クロックを生成する。これらのクロックは符号化復号化装置の内部で使用される。これらのクロックはまた、他の回路と符号化復号化装置とを同期化するために外部への出力を有する(受信、伝送等)。
‐復号化モジュール: マンチェスター復号化は、正確な復号化クロックを生成している前述のモジュールによって広大な範囲まで実行される。このクロックのエッジは、常に受信ビット上で同一の場所に位置決めされている。この結果、復号化クロックによって駆動されるフリップフロップに減少される非常に簡単な復号器になる。要するに、復号化は、クロックの前縁で(間接符号のための後縁で)実行される受信フェーズ中、復号化されるべきマンチェスター符号化データの入力信号の簡単なサンプリングである。
‐符号化モジュール: このモジュールは、伝送フェーズ中にマンチェスター符号に符号化されるべきであるデータの入力信号と伝送クロックとの間の“排他的OR”機能を実行する。
本発明の符号化復号化装置は、所定の伝送周波数、例えば、9600ボーで2つのクロック、すなわち1つの符号化クロックと1つの復号化クロックによって作動する。
第1の符号化クロック(伝送中)は、分周器を使用してHF(高周波)信号から生成される。このクロックは、受信中符号化信号上で再同期化される。整相は、第2のクロックの形成のための時間ゼロ(T0) とみなされる受信信号の第1の後縁で実行される。
第2の復号化クロックはまた、符号化クロックを生成する同一分周器を使用してHF信号から生成され、このクロックは符号化クロックに対して、例えば1/4ビットの特定された遅延を有している。復号化は、復号化クロックの前縁で入力ラインをサンプリングすることによって生じる。間接マンチェスター符号の場合、遅延は3T/4であることが有り得る。
本発明のモジュールはまた、プログラマブル回路(FPGA:“フィールドプログラマブルゲートアレイ”又はプログラマブル構成要素)の形式で作成されている。この形式では、それは読取器側で使用されることができる。
確かに、本発明の符号化復号化装置は、データの2つのフェーズ符号化を使用するいかなる非接触システムに対しても関わりがある。その顕著な点は、下記である。
‐それは完全にディジタルである。その形成は非常に簡単である。伝送クロックの生成及び復号化は同一の資源を使用する。この結果、低電力消費を有する非常にコンパクトなモジュールを生じる。
‐非接触カード(又は電子ラベル)は常に読取器と同期化される。原理は復号化システムと同一である。
‐使用することが簡単である。システムの両側(読取器及びカード)のためのマイクロプロセッサ及びケーブル接続されたロジックによって同様に広範囲に使用されることができる。
‐読取器によって伝送される無線周波数信号の周波数すなわちRFでのクロックCLK。この信号は、アナログインタフェースによるRF信号の回復/再生の結果である。クロックCLKの周波数は例として示される場合では4.9MHzである。この周波数は非常により高いが、より低いこともまたあり得る。周波数制限は本発明の符号化復号化装置の形成のせいではない。このクロックCLKは、本発明の符号化復号化装置で使用される全ての他のクロックを生成するために使用される。すなわち、
‐受信フェーズ中及び復号化されることを予定されているマンチェスター符号化データの入力SI。
- 伝送フェーズ中にマンチェスター符号に復号化されることを予定されているデータの入力SO NRZ
‐入力SO NRZで受信されたデータ及び本発明の符号化復号化装置によってマンチェスター符号化されたデータの出力SO。
‐クロックCLKから生成され、論理の残りを作動するために使用されるクロックH SYSTEM。このクロックの周波数は、クロックCLKの周波数に対して低い。このクロックCLKの周波数は、回路(その電力消費が周波数とともに増加するCMOS技術で製造された回路)のエネルギーバランスを改善する。考察の場合では周波数は150KHzである。
‐クロックH SYSTEMから生成された伝送クロックH TRANS。それは、伝送速度(考察された場合では9600ボー)並びにマンチェスター符号化をクロックするために使用される。
‐クロックH SYSTEMから生成されたマンチェスター復号化クロックH DECORDING(考察される場合では9600Hz)。
図1で示されるように、本発明のマンチェスター符号化復号化装置は、下記のモジュールを含んでいる。
・同期信号生成モジュール11:このモジュールは、最も重要性を有する。それは、クロック、特に、復号器がT0として既知の基準時間に対してそれ自体を整列させる復号化クロックH DECORDINGのための開始信号を与える。
同期信号(RAZ H 9600)を生成するために、このユニットはラインSIを連続的に監視する。それは“1”から“0”への遷移を検出する瞬間から、それはタイマをトリガし、例えば、1msの間、スタンバイにそれ自体をリセットする。1ms後に到達する“1”から“0”への第1の遷移は、基準時間T0に対してそれを与える。
この1msの待機時間は、寄生遷移で同期化することを回避することを可能にする。:この時間遅延は調整可能であり、安定信号を確定する面からの復調システム性能に応じて、それはより大きくも、又はより小さくもあり得る。
‐伝送クロックH TRANS:それは、伝送速度を固定し、マンチェスター符号化で使用される。それは、第1のモジュール11によって生成された同期信号によってゼロにリセットされるカウンタ割算器(16で割算)によってクロックH SYSTEMから生成される(RAZ H9600=“1”は、カウンタを強いて0にする。RAZ H9600が“0”になるや否やカウンタは解放される)。次に、クロックH TRANSは、開始時間T0から作動し、信号RAZ H9600の各パルスで再同期化される。
‐復号化クロックH DECORDING:それはマンチェスター復号化のためだけに使用される。それは、H TRANSと同様に及び同一カウンタとともに生成される。パルスRAZ H9600=“1"であるとき、それはクロックH TRANSと同時に使用不可能にされるが、信号RAZ H9600が“0"になるとき、H TRANSに対してある遅延で開始する。この遅延は、直接マンチェスター符号の場合では1ビットの持続期間の1/4である。それは、間接マンチェスター符号の場合では1ビットの持続期間の3/4である(9600ボーでの1ビットの持続期間は104μsである)。2つの前(後)縁を分離する遅延は常に同一である。クロックH TRANSの周波数シフトもまた同一比率でクロックH DECORDING に影響を与える。
‐クロックCLKは、読取器の中及びカードの中の両方で使用可能である。符号化復号化装置が両方の側で使用されるならば、信号CLKから同様に生成されている伝送クロックH TRANSは2つの装置では同期している。符号化復号化装置がカード側で使用されるだけである場合、カードクロックH TRANSは読取器クロックによって制御される。両方の場合、符号化復号化装置側の同期は常に保証される。
・符号化モジュール14:このモジュールは、伝送フェーズ中、マンチェスター符号に符号化されるべきであるデータの入力信号SO NRZと伝送クロックH TRANSとの間の“排他的OR”機能を実行する。
第1のクロックは、符号化のために使用される(伝送中)。それは、分周器を使用してHF信号から生成される。このクロックは、受信中、符号化信号上に再同期化される。整相は、第2のクロックの形成のための時間ゼロ(T0)とみなされる受信信号の第1の後縁で実行される。
復号化クロックもまた、符号化クロックを生成する同一の分周器を使用してHF信号から生成され、このクロックは、例えば、符号化クロックに対して1/4ビットの特定遅延を有する。このクロックの整相は、時間T0+T/4で実行される。復号化は、図2に示されるような復号化クロックの前縁上で入力ラインをサンプリングすることによって生じる。
本発明の符号化復号化装置は、ハードウェア記述言語VHDL(VERY High Speed Integrated Circuit Hardware Description Language“超高速集積回路ハードウェア記述言語”)で作成されている。その働きはシミュレートされ、その動作は確認されている。ハードウェアレベルでの実現は“標準セル”のライブラリ内の合成によって実行されている。図1のモジュールへの分割は、VHDLで記述された操作上の分割に正確に相当する。VHDL言語での記述は下記の付表に示されている。
VHDL言語による記述
I.本発明の符号化/復号化の概要、および各モジュールへのブレークダウン
library IEEE;
use IEEE.std logic 1164.all;
use IEEE.std logic arith.all;
entity CODEC M is
Port(CLK :in STD_ULOGIC;
H_TRANS :out STD_ULOGIC;
H_SYSTEM :out STD_ULOGIC;
H_DECODING:out STD_ULOGIC;
RESET :in STD_ULOGIC;
SI_NRZ :out STD_ULOGIC;
SO_NRZ :in STD_ULOGIC;
SI :in STD_ULOGIC;
SO :out STD_ULOGIC);
end CODEC M
architecture SCHEMATIC of CODEC M is
signal H_TRANS_L :STD_ULOGIC;
signal RAZ_H_9600 :STD_ULOGIC;
signal H_DECODING_L:STD_ULOGIC;
signal H_SYSTEM :STD_ULOGIC;
component SYNCHRO
port (RESET :in STD_ULOGIC;
H_SYSYTEM :in STD_ULOGIC;
SI :in STD_ULOGIC;
RAZ_H_9600:in STD_ULOGIC;
end component
component CLOCKS
port (RESET :in STD_ULOGIC;
RAZ_H_9600:in STD_ULOGIC;
CLK :in STD_ULOGIC;
H_DECODING:out STD_ULOGIC;
H_SYSYTEM :buffer STD_ULOGIC;
H_TRANS :out STD_ULOGIC);
end component;
component CODER
port (SO :out STD_ULOGIC;
SO_NRZ :in STD_ULOGIC;
H_TRANS :in STD_ULOGIC;
RESET :in STD_ULOGIC);
end component;
component DECODER
port (SI :in STD_ULOGIC;
SI_NRZ :out STD_ULOGIC;
H_DECODING:in STD_ULOGIC;
RESET :in STD_ULOGIC);
end component;
begin
H_TRANS ← H_TRANS_L;
H_DECODING← H_DECODING_L;
H_SYSTEM ← H_SYSTEM_L;
I_1:SYNCHRO
port map(RESET →RESET;
H_SYSTEM →H_SYSTEM_L;
SI →SI;
RAZ_H_9600 →RAZ_H_9600);
I_2:CLOCKS
port map(RESET →RESET;
RAZ_H_9600 →RAZ_H_9600;
CLK →CLK;
H_DECODING →H_DECODING_L; H_SYSTEM →H_SYSTEM_L);
H_TRANS →H_TRANS_L;
I_4:CODER
port map(SO →SO;
SO_NRZ →SI_NRZ;
H_TRANS →H_TRANS_L;
RESET →RESET);
I_5:DECODER
port map(SI → SI;
SI_NRZ → SI_NRZ;
H_DECODING →H_DECODING_L; RESET →RESET);
end SCHEMATIC
−− pragma translate off
configuration CFG CODEC M BEHAVIORAL of DECORDER is for BEHAVIORAL
end for;
end CFG CODEC M BEHAVIORAL;
library IEEE;
use IEEE.std logic 1164.all;
use IEEE.std logic arith.all;
entity SYNCHRO is
port (RESET :in STD_ULOGIC;
H_SYSYTEM :in STD_ULOGIC;
SI :in STD_ULOGIC;
RAZ_H_9600:out STD_ULOGIC;
end SYNCHRO
archtecture BEHAVIOAL of SYNCHRO is
P synchro:process (RESET,H SYSTEM、SI)
type TYPE STATE is (E INIT,
E SYNC0、E SYNC1, E SYNC2, E SYNC3,
E SYNC4,E SYNC5,);
constant K 1ms:INTEGER: =154;−delay of 1ms:1ms*153.6khz
variable STATE :TYPE STATE;
variable K:INTEGER range 0 to 2**9−1;−Lmax>K 2 7ms
begin
if RESET=`0´then
RAZ_H_9600 ← `1´
STATE:=E_INIT
eleif H_SYSTEM=`1´ H_SYSTEM event then case STATE is
when E_INIT → RAZ_H_9600 ← `0´;
STATE := E_SYNC0;
DELAY FIRST TRANSITION TO `0´OF SI
when E_SYNC0 → if SI= `1´ then
STATE := E_SYNC1;
end if;
when E SYNC1 → if SI=`0´then
K:=K_1ms;−delay to avoid triggering
−on parasitic transitions
STATE := E_SYNC2;
end if;
when E_SYNC2 → if K= `0´then
STATE := E_SYNC3;
else
K:= K−1
end if;
when E_SYNC3 → if SI= `1´then
STATE := E_SYNC4;
end if;
when E_SYNC4 → if SI= `0´then
RAZ_H_9600 ← `1´
STATE := E_SYNC5;
end if
when E_SYNC5 → RAZ_H_9600 ← `0´; STATE := E_SYNC0;
end case;
end if;
end process P synchro
END PROCESS SYNCHRO
end BEHAVIORAL;
−−pragma translate off
configuration CFG SYNCHRO BEHAVIORAL of SYNCHRO is for BEHAVIORAL
end for;
end CFG CYNCHRO BEHAVIORAL;
library IEEE;
use IEEE.STD LOGIC 1164.all;
entity CLOCK is
port (RESET :in STD_ULOGIC; RAZ_H_9600:in STD_ULOGIC;
CLK :in STD_ULOGIC;
H_DECODING:out STD_ULOGIC;
H_SYSTEM :buffer STD_ULOGIC;
H_TRANS :out STD_ULOGIC);
end CLOCKS;
architecture BEHAVIORAL of CLOCKS is
constant K BIT: Integer :=16; 104us*4.9152mhz:
duration of 1 bit at 9600 bauds
constant K HOR:Integer :=32;
begin
P H SYSTEM :process (RESET,CLK)
variable K 153KHZ:INTEGRER range 0 to K HOR−1;
begin
if RESET = `0´then
K_153KHZ :=0;
H_SYSTEM ← `1´;
elsif CLK=`1´ and CLK’event then
if K_153KHZ=0 then
H_SYSTEM←`0´
K_153KHZ :=K HOR−1;
elsif K_153KHZ =K HOR/2 then
H_SYSTEM ← `1´;
K_153KHZ :=K_153KHZ−1;
else
K_153KHZ :=K_153KHZ−1;
end if;
end if;
end process P H SYSTEM
P CLOCKS:process (RESET, H SYSTEM,
RAZ H 9600)
variable K :Integer range 0 to
K BIT−1;
begin
if RAZ_H_9600=`1´then
K:=K_BIT61;
H_DECODING←`0´;
H_TRANS ←`0´;
elseif H_SYSTEM=`1´and H SYSTEM
event then
if K=K_BIT−1 then
H_TRANS ←`1´;−start clock
h 9600
H_DECODING←`0´;
K :=K−1;
elsif K = 3*K_BIT/4+1 then
H_DECODING←`1´;-start decording clock
K :=K−1;
elsif K = K_BIT/2-1 then
H_TRANS ←`0´; -T/2 H_TRANS
K :=K−1;
elsif K = K_BIT/4+1 then
H_DECODING ←`0´;---T/2 decording clock
K :=K−1;
elsif K=0 then
K = K_BIT−1
else
K :=K−1;
end if;
end if;
end process P Clocks;
end BEHAVIORAL;
−−pragma translate off
configuration CFG CLOCKS BEHAVIORAL of CLOCKS is for BEHAVIORAL
end for;
end CFG CLOCKS BEHAVIORAL;
library IEEE;
use IEEE.std logic 1164.all
use IEEE.std logic arith.all;
entity DECODER is
Port (SI :IN STD_ULOGIC;
SI_NRZ :OUT STD_ULOGIC;
H_DECODING:IN STD_ULOGIC;
RESET :IN STD_ULOGIC);
end DECODER;
architecture BEHAVIORAL of DECORDER is begin
−−SI :Input of coded data
−−SO NRZ :Output of decoded data
−−H_DECODING :Transmission clock adopted
−−RESET :Initialisation of the circuit
====Manchester Type Decording
−− The decoding is carried out by sampling the signal code SI on the leading
−− edge of the decoding clock H
DECODING
P DECODING :process
begin
wait until H DECODING=`1´;
SI NRZ ←SI
end process P DECODING;
end BEHAVIORAL;
−−pragma translate off
configuration CFG DECORDER
BEHAVIORAL of DECORDER is for
BEHAVIORAL
end for;
end CFG DECODER BEHAVIORAL;
library IEEE;
use IEEE.std logic 1164.all
use IEEE.std logic arith.all;
entity CODER is
Port (SO :OUT STD_ULOGIC;
SO_NRZ :IN STD_ULOGIC;
H_TRANS :IN STD_ULOGIC;
RESET :IN STD_ULOGIC);
end CODER;
architecture BHAVIORAL of CODER is
begin
−−SO :Output of coded data
−−SO NRZ :Input of data to be
encoded
−−H TRANS :Transmission clock
adopted
−−RESET :Initialisation of the
circuit
====Manchester Type Decording
−−encoding by an “OR EXCLUSIVE”
function between the transmission
clock
−−and the signal to be encoded,
the function “NOT”is used to
implement
−−the direct Manchester code
(a`0´is coded by“01”;a`1´by“10”
SO←not(H TRANS xor SO NRZ);
end BEHAVIORAL;
−−pragma translate off
configuration CFG CODER BEHAVIORAL
of CODER is for BEHAVIORAL
end for;
end CFG CODER BEHAVIORAL;
本発明のモジュールはまた、プログラマブル回路(FPGA)の形式で作成されている。この形式では、それは読取器側で使用されることができる。
作成された本発明の符号化復号化装置を作成する例では下記のパラメータを有する。
‐1.87MHzでのHFクロック。
‐9600Hzでの伝送クロック。
‐直接マンチェスター符号:“1”ビットは、2ビット“10”で符号化される。“0"ビットは2ビット“01"で符号化される。符号化マンチェスタービットの持続時間は、非符号化ビットの持続時間の半分に等しい。したがって、伝送の実際の速度は19200ボーである(他方では、間接マンチェスターは“1"ビットを“01"として符号化し、“0"を“10"として符号化する)。
12 クロックの同期及び生成のためのモジュール
13 復号化モジュール
14 符号化モジュール
Claims (14)
- 遅延段階を具備するデータ処理方法であって、
前記遅延段階の間、データは復号化を受けることはなく、
前記遅延段階は、データフロー受信段階と復号化段階との間において処理され、
前記復号化段階の間、前記データは復号化される
ことを特徴とするデータ処理方法。 - 遅延期間は、変更可能である
ことを特徴とする請求項1に記載の方法。 - 遅延期間は、予め定められた期間である
ことを特徴とする請求項1または請求項2のいずれか1項に記載の方法。 - 前記データは、マンチェスター型のデータである
ことを特徴する請求項1から請求項3のいずれか1項に記載の方法。 - 符号化されたデータの前にデータサブセットを具備するデータの流れを生成すること
を具備する
ことを特徴とする符号化方法。 - 符号化されたデータの前にデータサブセットを具備するデータフローを生成する手段
を具備する
ことを特徴とする符号化装置。 - − データフローを受信する手段と、
− これらのデータを復号化する手段と、
− 遅延を適用する遅延手段と
を具備する復号化装置であって、
前記遅延の間、データは、受信段階と復号化段階との間において、復号化されない
ことを特徴とする復号化装置。 - 遅延期間を変更する手段
を具備する
ことを特徴とする請求項7に記載の復号化装置。 - 予め決定された遅延期間を設定する手段
を具備する
ことを特徴とする請求項7に記載の復号化装置。 - 前記データは、マンチェスター型のデータである
ことを特徴する請求項7から請求項9のいずれか1項に記載の復号化装置。 - 請求項7から請求項10のいずれか1項に記載の復号化装置
を具備する
ことを特徴とする非接触カード。 - 請求項7から請求項10のいずれか1項に記載の復号化装置
を具備する
ことを特徴とする電子ラベル。 - 請求項6に記載の符号化装置
を具備する
ことを特徴とする読取器。 - 符号化されたデータの前に位置するデータサブセットのキャリアである
ことを特徴とする信号。
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