KR900005237B1 - Pwm 코딩/디코딩에 의한 디지탈 데이타 전송회로 - Google Patents

Pwm 코딩/디코딩에 의한 디지탈 데이타 전송회로 Download PDF

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Abstract

내용 없음.

Description

PWM 코딩/디코딩에 의한 디지털 데이터 전송회로
제1도는 본 발명에 따른 코딩회로.
제2도는 본 발명에 따른 제1도의 동작파형도.
제3도는 본 발명에 따른 디코딩회로.
제4도는 본 발명에 따른 제3도의 동작파형도.
제5도는 본 발명에 따른 제3도의 클럭재생회로(25)의 구체적회로도.
* 도면의 주요부분에 대한 부호의 설명
12,13,14,25 : 디플립플롭 19 : 발진기
15,16 : 앤드게이트 17 : 오아게이트
18 : 지연회로 25 : 클럭재생회로
본 발명은 디지털 데이터 코딩/디코딩(Coding/Decoding)회로에 관한 것으로서, 특히 PWM(Pulse Width Modualation)코딩/디코딩에 의한 디지털 데이터 전송회로에 관한 것이다.
일반적으로 디지털 데이터 코딩/디코딩은 디지털 데이터 전송시 데이터가 "하이"이면 전송되는 부호는 "1110", "로우"이면 "1000"로 코딩되어 전송되고 상기 코딩신호를 받아 원래의 데이터로 재생하는 것이 디코딩이다.
종래에는 데이터를 전송시 "하이"나 "로우"가 연속되는 경우가 있는데, 이때 전송되는 데이터로부터 클럭을 추출하기 위해서는 별도의 정보데이터를 추가시켜야 했으며, 전송신호의 상태만 보고 데이터의 현재 상태를 알 수 없었다. 그리고 종래의 코딩/디코딩회로가 복잡하게 구성되어 있어서 원가 상승의 요인이 되었으며, 지터(Jitter)의 영향으로 송신과 수신데이터간의 시간의 지연이 긴 문제점이 있었다.
따라서 본 발명의 목적은 PWM코딩/디코딩 방식을 이용하여 신뢰성이 높고, 데이터 전송시간이 빠르며 소형이고 광매체를 이용한 데이터 전송에서도 용이하게 이용할 수 있는 회로를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 코딩회로도로서, 제1수단(100)은 발진기(19)의 소정 발진신호가 디플립플롭(12,13)의 클럭단(CK)으로 입력되도록 연결하고 상기 발진기(19)의 발진신호를 디플립플롭(12,13)의 클럭단(CK)으로 입력하고 상기 디플립플롭(12)의 출력단(Q)을 디플립플롭(13)의 데이터단(D)에 연결하여 상기 디플립플롭(13)의 출력단(
Figure kpo00001
)을 상기 디플립플롭(12)의 데이터단(D)에 연결하고 상기 디플립플롭(13)이 상기 디플립플롭(12)의 출력을 래치하도록 구성되어 있다. 제2수단(200)은 상기 제1수단(100)의 디플립플롭(12)의 출력단(Q)의 출력을 디플립플롭(14)의 클럭단(CK)으로 받아 데이터단(D)으로 입력되는 데이터를 래치하도록 구성되어 있다. 제3수단(300)은 상기 제2수단(200)의 디플립플롭(14)의 출력단(Q)과 제1수단(100)의 디플립플롭(13)의 출력단(Q)을 앤드게이트(16)의 입력단에 연결되도록 구성되어 있다. 제4수단(400)은 제1수단(100)의 디플립플롭(12)의 출력단(Q)과 디플립플롭(13)의 출력단(
Figure kpo00002
)을 앤드게이트(15)의 입력단에 연결되도록 구성되어 있다. 제5수단(500)은 상기 제4수단(400)의 앤드게이트(15)의 출력이 지연회로(18)에 입력되도록 구성되어 있다. 제6수단(600)은 상기 제3수단(300)의 상기 앤드게이트(16)의 출력과 제5수단(500)의 지연회로(18)의 출력을 오아게이트(19)에 입력하여 PWM데이터를 발생토록 구성되어 있다.
제2도는 본 발명에 따른 제1도의 동작파형도로써, (2a)파형은 제1도의 발진기(19)의 출력신호이고, (2b)파형은 디플립플롭(12)의 출력단(Q)의 출력예이며, (2c)파형은 디플립플롭(14)의 출력단(Q)의 출력예이고, (2d)파형은 디플립플롭(13)의 출력단(Q)의 출력예이고, (2e)파형은 디플립플롭(13)의 출력단(
Figure kpo00003
)이 출력예이고, (2f)파형은 앤드게이트(15)의 출력예이며, (2g)파형은 자연회로(18)의 출력예이고, (2h)파형은 앤드게이트(16)의 출력예이며, (2i)파형은 오아게이트(17)의 출력예이다.
제3도는 본 발명에 따른 디코딩회로도로서, 제7수단(700)은 제1도의 제6수단(600)으로부터 발생되는 PWM데이터로부터 클럭재생회로(25)로 구성되어 있다. 제8수단(800)은 제7수단(700)으로부터 추출된 클럭을 인버터(21)에서 반전한 후, 디플립플롭(24)의 클럭단(CK)으로 공급하여 상기 제6수단(600)으로부터 PWM데이터를 래치하여 디코딩하도록 구성된다.
제4도는 본 발명에 따른 제3도의 동작파형도로서, (4a)파형은 제1도의 제6수단(600)의 오아게이트(17)에서 발생되어 디플립플롭(24)과 클럭 재생회로(25)에 인가되는 PWM데이터 예이고, (4b)파형은 클럭재생회로(25)에서 추출되는 클럭예이며, (4c)는 클럭재생회로(25)의 출력을 인버터(21)에서 반전한 출력예이고, (4d)는 디플립플롭(24)의 출력 디코딩 데이터예이다.
제5도는 본 발명에 따른 제3도의 클럭재생회로(25)의 구체회로도로서, 제3도의 PWM데이터 입력단(20)을 인버터(N1)을 통해 병렬로 캐패시터(C1)와 코일(L1)에 연결하고, 상기 코일(L1)의 중간탭단으로부터 트랜지스터(Q1)의 베이스를 연결하며, 상기 트랜지스터(Q1)의 에미터에 저항(R1)을 연결함과 동시에 제3도의 인버터(21)의 입력단에 연결되도록 구성된다.
따라서 본 발명의 구체적 일실시예를 제1-5도를 참조하여 상세히 설명하면, 제1도의 코딩부에서 제1수단(100)의 발진기(19)에서 (2a)와 같은 발진신호가 디플립플롭(12)(13)의 클럭단(CK)으로 입력되어지면 디플립플롭(12)의 데이터단(D)은 디플립플롭(13)의 출력단(
Figure kpo00004
)의 출력을 궤환받아 출력되므로 디플립플롭(12)의 출력단(Q)으로 (2a)파형의 4분주된 신호가 (2b)와 같이 출력된다.
즉, (2a)와 같이 4번의 포시티브에지(Positive Edge)에서 (2b)와 같이 1번의 포지티브에지 상태가 일어나므로 (2a)와 같이 신호주기가 4분주가 됨을 알 수 있다. 상기 디플립플롭(12)이 (2b)와 같은 출력신호가 시스템클럭 및 디플립플롭(14)의 클럭단(CK)으로 입력되어 디플립플롭(14)의 데이터(D) 입력단으로 데이터를 상기 (2b)와 같이 클럭 입력신호에 따라 래치되어 디플립플롭(14)의 출력단(Q)으로 (2c)파형과 같이 래치된 데이터가 출력된다.
한편, 상기 디플립플롭(12)의 출력인 (2b)와 같은 신호가 디플립플롭(13)의 데이터(D)으로 입력되어 출력단(Q)으로 (2d)파형과 출력되며, 상기 디플립플롭(13)의 또 다른 출력단(
Figure kpo00005
)으로 (2e)와 같이 반전된 상태가 출력되어 상기 (2b)와 (2e)의 신호를 앤드게이트(15)에서 논리곱하면 (2f)파형과 같이 출력된다. 이때 "하이"와 "로우"의 펄스폭의 비율이 1:3으로 되고, 듀티 사이클(Duty Cycle)은 1/4(25%)이 된다. 그리고 디플립플롭(13)의 출력단(Q)의 출력인 (2d)와 디플립플롭(14)의 출력단(Q)의 출력인 상기 (2c)의 데이터가 앤드게이트(16)에서 논리곱하면 (2h)와 같이 출력된다. 그리고 상기 (2f)파형을 지연회로(18)에서 (2g)와 같이 소정지연하는데, 지연회로(18)는 앤드게이트 버퍼를 사용하여 간단히 (2g)파형과 같이 지연해낼 수 있다.
상기에서 (2g)와 같이 지연하는 이유는 (2f)신호와 (2a)의 데이터 신호를 직접 오아게이트(17)에서 PWM데이터로 변환할 경우 (2f)의 하강에지와 (2h)파형의 상승에지에서 사이에서 간격이 발생하여 (2i)파형에서 높은 레벨의 중간부분이 패이게되어 지터의 영향폭이 좁아져 신뢰도가 떨어지는 것을 방지하기 위함이다. 따라서 이를 방지하기 위해 지연회로(18)에서 지연한후 데이터(2h)와 (2g)파형을 오아게이트(17)를 통해 (2i)와 같이 1비트씩 직렬로 PWM데이터 형태로 출력된다. 예를 들어 데이터가 "1"이면 "하이"펄스폭은 3/4(75%)이지만, "0"이면 "하이"펄스폭이 1/4(25%)밖에 못가지므로 펄스폭 변조가 된다. 상기 (2i)와 같은 PWM 코딩신호(2i)가 디코딩부인 제3도의 입력단(20)으로 (4a)와 같이 입력되면 "하이", "로우"의 비율이 1:3(데이터가 "로우"일 때) 혹은 3:1(데이터가 "하이"일 때)인 PWM파형의 데이터가 되어 "하이", "로우"간에 상승시간 간격이 일정하므로 제5도와 같은 크럭재생회로(25)의 출력으로 (4b)와 같이 클럭이 쉽게 추출되고 인버터(21)에서 반전되면 (4c)와 같이 발생된다. 상기 (4c)신호가 디플립플롭(24)의 클럭단(CK)으로 입력되어 (4c)신호의 상승에지에서 PWM신호인 (4a)신호중의 데이터를 샘플링하여 출력으로 (4d)와 같은 데이터가 재생된다.
상술한 바와 같이 "하이", "로우"비율이 1:3인 PWM데이터 전송방식이므로 지터의 영향이 없고 시스템을 소형, 경량화할 수 있으며, 비트의 손실이 없어 신뢰성이 높고 광소자를 이용한 전송장치에 유리하고 노이즈에 강한 이점이 있다.

Claims (1)

  1. 발진기(19)를 구비한 데지털 데이터 전송회로에 있어서, 상기 발진기(19)의 출력을 디플립플롭(12,13)의 클럭단(CK)으로 입력되어 소정 각각 분주하는 제1수단(100)과, 상기 제1수단(100)의 디플립플롭(12)의 출력신호를 디플립플롭(14)의 클럭단(CK)으로 입력되어 전송데이터를 래치하는 제2수단(200)과, 상기 제1수단(100) 디플립플롭(13)의 출력신호와 상기 제2수단(200)의 디플립플롭(14)의 출력을 앤드게이트(16)에서 논리곱하여 전송데이터를 결정하는 제3수단(300)과, 상기 제1수단(100)의 디플립플롭(12)의 출력단(Q)의 출력과 디플립플롭(13)의 출력단(
    Figure kpo00006
    )의 출력을 앤드게이트(15)에서 앤드하여 전송비트에 따른 듀티 사이클의 비율을 결정하는 제4수단(400)과, 상기 제4수단(400)의 출력을 지연회로(18)에서 지연하여 지터의 영향에 의한 폭을 좁히기 위한 제5수단(500)과, 상기 제3수단(300)과 제5수단(500)의 출력을 오아게이트(17)에서 합하여 PWM데이터로 출력하는 제6수단(600)과, 상기 제6수단(600)의 PWM데이터로부터 전송클럭을 클럭재생회로(25)에서 재생추출하는 제7수단(700)과, 상기 제7수단(700)의 출력을 인버터(21)에서 반전한 후 디플립플롭(24)의 클럭단(CK)으로 입력하여 상기 PWM데이터를 샘플링에 의해 원래 데이터로 디코딩 재생하는 제8수단(800)으로 구성함을 특징으로 하는 PWM코딩/디코딩에 의한 디지털 데이터 전송회로.
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