JPS59226516A - 高速並列比較形ａ／ｄ変換用集積回路 - Google Patents
高速並列比較形ａ／ｄ変換用集積回路Info
- Publication number
- JPS59226516A JPS59226516A JP10225583A JP10225583A JPS59226516A JP S59226516 A JPS59226516 A JP S59226516A JP 10225583 A JP10225583 A JP 10225583A JP 10225583 A JP10225583 A JP 10225583A JP S59226516 A JPS59226516 A JP S59226516A
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- JP
- Japan
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- integrated circuit
- output
- conversion
- clock signal
- terminal
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/1245—Details of sampling arrangements or methods
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｌクロックで１回ψ変換を行なう高速並列比較
形へρ変換用集積回路において、出力データと完全に同
期した基本クロック信号を１４／ｆ）変換ごとに集積回
路外部に出力することによって、Ａρ変換用集積回路と
外部システムとのインターフェイスをしやすくする仁と
に関する。
形へρ変換用集積回路において、出力データと完全に同
期した基本クロック信号を１４／ｆ）変換ごとに集積回
路外部に出力することによって、Ａρ変換用集積回路と
外部システムとのインターフェイスをしやすくする仁と
に関する。
１クロツクごとに１回Ａρ変換を行なう高速並列比較形
Ａ／Ｄ変換用集積回路において、第１図に示す様に出力
データＤＡＴＡは外部から与えられる基本クロック信号
ＣＬＫに対して無視できないぐらいの遅れｔｄを生じる
。そのために出力データＤＡＴＡのＡρ変換器の外部シ
ステムに取ｐ込む場合、第２図に示す様に、基本クロッ
ク入力信号ＣＬＫを出力遅れｔｄを発生させるＩＯの出
力遅れ発生回路を介して、出力データに同期した基本ク
ロック入力信号ＢＹＮＧを発生させ、間接的にＢＸＮＣ
で、１１の〜勺変換用集積回路と外部システムとのイン
ターフェイスを行なう。
Ａ／Ｄ変換用集積回路において、第１図に示す様に出力
データＤＡＴＡは外部から与えられる基本クロック信号
ＣＬＫに対して無視できないぐらいの遅れｔｄを生じる
。そのために出力データＤＡＴＡのＡρ変換器の外部シ
ステムに取ｐ込む場合、第２図に示す様に、基本クロッ
ク入力信号ＣＬＫを出力遅れｔｄを発生させるＩＯの出
力遅れ発生回路を介して、出力データに同期した基本ク
ロック入力信号ＢＹＮＧを発生させ、間接的にＢＸＮＣ
で、１１の〜勺変換用集積回路と外部システムとのイン
ターフェイスを行なう。
高速並列比較方式のＡβ変換用集積回路の出力データが
、基本クロック入力信号ＣＬＫで直接外部システムにデ
ータをと〕こめないぐらいの出力遅れｔｄを生じる場合
、このような方法では、Ａ／Ｄ変換用集積回路と外部シ
ステムをインターフェイスする場合外付は部品を必要と
する。したがってコスト的にもスペース的にもいちじる
しく不利である。
、基本クロック入力信号ＣＬＫで直接外部システムにデ
ータをと〕こめないぐらいの出力遅れｔｄを生じる場合
、このような方法では、Ａ／Ｄ変換用集積回路と外部シ
ステムをインターフェイスする場合外付は部品を必要と
する。したがってコスト的にもスペース的にもいちじる
しく不利である。
本発明はかかる欠点を除去したもので、その目的は、Ａ
ρ変換器の出力データに同期した基本クロック信号を〜
勺変換用集積回路内部で作成することによって、〜０変
換器の出力データを直接外部システムにインターフェイ
スすることにある。
ρ変換器の出力データに同期した基本クロック信号を〜
勺変換用集積回路内部で作成することによって、〜０変
換器の出力データを直接外部システムにインターフェイ
スすることにある。
以下、実施例に基づいて本発明の詳細な説明する。
第３図は本発明の詳細な説明図であり、第４図は第３図
のタイミング図である。１は内部基本クロック信号φ、
７発生回路、２はラダー分割抵抗、３ハ２″−１個のコ
ンパレータ、４はマのタイミングでコンパレータの出力
をとらえるラッチ、５はｎビットのバイナリ−コードを
発生させるだめのデコーダ、６はφのタイミングでデコ
ーダ出力をラッチし￥のタイミングで出力するフリップ
フロップ、７は内部基本クロック信号７およびデコーダ
出力をドフィプする出カドフィバ−１８はデータ出力端
子、９は同期信号出力端子ＥＩＹＮＣである。
のタイミング図である。１は内部基本クロック信号φ、
７発生回路、２はラダー分割抵抗、３ハ２″−１個のコ
ンパレータ、４はマのタイミングでコンパレータの出力
をとらえるラッチ、５はｎビットのバイナリ−コードを
発生させるだめのデコーダ、６はφのタイミングでデコ
ーダ出力をラッチし￥のタイミングで出力するフリップ
フロップ、７は内部基本クロック信号７およびデコーダ
出力をドフィプする出カドフィバ−１８はデータ出力端
子、９は同期信号出力端子ＥＩＹＮＣである。
以上の例にみられるように八戸変換用集積回路の基本ク
ロック信号を、データ出力用のドライパーと同一の集積
回路内蔵ドライパーを介して出力することによシ、Ａ／
Ｄ変換用集積回路と外部システムを直接インターフェイ
スすることが可能となる。従って外付回路が不用となり
、コスト的、スペース的効果が大きくなる。
ロック信号を、データ出力用のドライパーと同一の集積
回路内蔵ドライパーを介して出力することによシ、Ａ／
Ｄ変換用集積回路と外部システムを直接インターフェイ
スすることが可能となる。従って外付回路が不用となり
、コスト的、スペース的効果が大きくなる。
第１図は出力データＤＡＴＡと外部から与えられる基本
クロック信号ＣＬＫの関係図、第２図は出力遅れｔｄを
外部で調節する従来の方法、第３図はψ変換用集積回路
の出力データと完全に同期した基本クロック信号５ＹＮ
ＣをＡρ変換用集積回路内部で発生させる本発明の実施
例を示す図であり、第４図はそのタイミング図である。 ｌυはｔｄ発生回路、１１はＡρ変換用集積回路、１は
内部基本クロック信号φ、？発生回路、２はラダー分割
抵抗、３はコンパレータ、４はラッチ、５はデコーダ、
６はフリップフロップ、７は出力ドライパーである。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士最 上 務 埠２０ ＬＫ
クロック信号ＣＬＫの関係図、第２図は出力遅れｔｄを
外部で調節する従来の方法、第３図はψ変換用集積回路
の出力データと完全に同期した基本クロック信号５ＹＮ
ＣをＡρ変換用集積回路内部で発生させる本発明の実施
例を示す図であり、第４図はそのタイミング図である。 ｌυはｔｄ発生回路、１１はＡρ変換用集積回路、１は
内部基本クロック信号φ、？発生回路、２はラダー分割
抵抗、３はコンパレータ、４はラッチ、５はデコーダ、
６はフリップフロップ、７は出力ドライパーである。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士最 上 務 埠２０ ＬＫ
Claims (1)
- １クロツクごとに１回Ａρ変換を行なう、高速並列比較
形ψ変換用集積回路において、前記高速並列比較形Ａρ
変換用集積回路の基本クロック信号をデータ出力用のド
フィバーと同一タイプの集積回路内蔵ドフィパーを介し
て出力することによシ、出力データと完全に同期した基
本クロック信号を集積回路外部に出力することを特徴と
する高速並列比較形へρ変換用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10225583A JPS59226516A (ja) | 1983-06-08 | 1983-06-08 | 高速並列比較形ａ／ｄ変換用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10225583A JPS59226516A (ja) | 1983-06-08 | 1983-06-08 | 高速並列比較形ａ／ｄ変換用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59226516A true JPS59226516A (ja) | 1984-12-19 |
Family
ID=14322482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10225583A Pending JPS59226516A (ja) | 1983-06-08 | 1983-06-08 | 高速並列比較形ａ／ｄ変換用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59226516A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694825A1 (fr) * | 1991-06-26 | 1994-02-18 | Lanoix Frantz | Dispositif pour effectuer des calculs arithmétiques non booléens. |
| US7646323B2 (en) | 2007-02-09 | 2010-01-12 | Texas Instruments Incorporated | Clock generator |
-
1983
- 1983-06-08 JP JP10225583A patent/JPS59226516A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694825A1 (fr) * | 1991-06-26 | 1994-02-18 | Lanoix Frantz | Dispositif pour effectuer des calculs arithmétiques non booléens. |
| US7646323B2 (en) | 2007-02-09 | 2010-01-12 | Texas Instruments Incorporated | Clock generator |
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