JPH04360317A - パラレル／シリアルデータ変換回路 - Google Patents
パラレル／シリアルデータ変換回路Info
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- JPH04360317A JPH04360317A JP16110791A JP16110791A JPH04360317A JP H04360317 A JPH04360317 A JP H04360317A JP 16110791 A JP16110791 A JP 16110791A JP 16110791 A JP16110791 A JP 16110791A JP H04360317 A JPH04360317 A JP H04360317A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 23
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はパラレル／シリアルデータ変換回
路に関し、特にゲートアレイによって実現されるパラレ
ル／シリアルデータ変換回路に関する。
路に関し、特にゲートアレイによって実現されるパラレ
ル／シリアルデータ変換回路に関する。
【０００２】
【従来技術】従来、この種のパラレル／シリアルデータ
変換回路は、外部からのロード信号の入力に応答して入
力パラレルデータをロードし、シリアルデータに変換す
る構成であった。その従来の回路について図３を参照し
て説明する。
変換回路は、外部からのロード信号の入力に応答して入
力パラレルデータをロードし、シリアルデータに変換す
る構成であった。その従来の回路について図３を参照し
て説明する。
【０００３】図３は従来のパラレル／シリアルデータ変
換回路の構成を示すブロック図である。図において、従
来のパラレル／シリアルデータ変換回路４は、周知のシ
フトレジスタ等で構成されるものであり、８ビットのパ
ラレルデータである入力データＢをロード信号Ｃの入力
に応答してロードし、クロックＡに同期したシリアルデ
ータに変換して出力データＤとして送出する。なお、Ｌ
Ｄはロード端子、ＣＬＫはクロック端子である。
換回路の構成を示すブロック図である。図において、従
来のパラレル／シリアルデータ変換回路４は、周知のシ
フトレジスタ等で構成されるものであり、８ビットのパ
ラレルデータである入力データＢをロード信号Ｃの入力
に応答してロードし、クロックＡに同期したシリアルデ
ータに変換して出力データＤとして送出する。なお、Ｌ
Ｄはロード端子、ＣＬＫはクロック端子である。
【０００４】かかる従来のパラレル／シリアルデータ変
換回路の変換動作例について図４を参照して説明する。 図４には、図３中のクロックＡ、入力データＢ、ロード
信号Ｃ及び出力データＤが示されている。
換回路の変換動作例について図４を参照して説明する。 図４には、図３中のクロックＡ、入力データＢ、ロード
信号Ｃ及び出力データＤが示されている。
【０００５】図において、まずロード信号Ｃが入力され
ると、８ビットのパラレルデータである入力データＢが
変換回路４内の図示せぬレジスタに格納される。この格
納後の次のクロックＡの立上りタイミングから順次出力
データＤに示されているようなシリアルデータが出力さ
れる。つまり、８ビットのパラレルデータを、シリアル
データを出力する直前の１クロック内でロードするよう
にロード信号を入力しているのである。
ると、８ビットのパラレルデータである入力データＢが
変換回路４内の図示せぬレジスタに格納される。この格
納後の次のクロックＡの立上りタイミングから順次出力
データＤに示されているようなシリアルデータが出力さ
れる。つまり、８ビットのパラレルデータを、シリアル
データを出力する直前の１クロック内でロードするよう
にロード信号を入力しているのである。
【０００６】しかしながら、上述した従来のパラレル／
シリアルデータ変換回路では、シリアルデータを出力す
る直前の１クロック内でロード信号を入力するための外
部回路を設ける必要があるという欠点があった。
シリアルデータ変換回路では、シリアルデータを出力す
る直前の１クロック内でロード信号を入力するための外
部回路を設ける必要があるという欠点があった。
【０００７】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はパラレルデータ
を自動的にロードすることのできるパラレル／シリアル
データ変換回路を提供することである。
ためになされたものであり、その目的はパラレルデータ
を自動的にロードすることのできるパラレル／シリアル
データ変換回路を提供することである。
【０００８】
【発明の構成】本発明はパラレル／シリアルデータ変換
回路は、外部からの入力パラレルデータとロードされて
いるパラレルデータとを比較する比較器と、この比較結
果が不一致を示したとき前記入力パラレルデータがロー
ドされるレジスタと、このロードされたパラレルデータ
をシリアルデータに変換する変換部とを有することを特
徴とする。
回路は、外部からの入力パラレルデータとロードされて
いるパラレルデータとを比較する比較器と、この比較結
果が不一致を示したとき前記入力パラレルデータがロー
ドされるレジスタと、このロードされたパラレルデータ
をシリアルデータに変換する変換部とを有することを特
徴とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明によるパラレル／シリアルデ
ータ変換回路の一実施例の構成を示すブロック図であり
、図３と同等部分は同一符号により示されている。図に
おいて、本実施例のパラレル／シリアルデータ変換回路
か従来のものと異なる点は、外部からの入力パラレルデ
ータとロードされているパラレルデータとを比較する比
較器３を設け、この比較結果が不一致を示したときレジ
スタ１にロードする構成とした点である。これにより、
パラレルデータの内容が変化したときにのみロード信号
がレジスタ１へ入力され、データがラッチされるのであ
る。そして、このラッチされたパラレルデータは、パラ
レル／シリアル変換部２においてシリアルデータに変換
され、出力されるのである。
ータ変換回路の一実施例の構成を示すブロック図であり
、図３と同等部分は同一符号により示されている。図に
おいて、本実施例のパラレル／シリアルデータ変換回路
か従来のものと異なる点は、外部からの入力パラレルデ
ータとロードされているパラレルデータとを比較する比
較器３を設け、この比較結果が不一致を示したときレジ
スタ１にロードする構成とした点である。これにより、
パラレルデータの内容が変化したときにのみロード信号
がレジスタ１へ入力され、データがラッチされるのであ
る。そして、このラッチされたパラレルデータは、パラ
レル／シリアル変換部２においてシリアルデータに変換
され、出力されるのである。
【００１１】かかる構成とされた本実施例のパラレル／
シリアルデータ変換回路の変換動作例について図２を参
照して説明する。図２には、図１中のクロックＡ、入力
データＢ、ロード信号たる比較器３の出力Ｃ、レジスタ
１の出力Ｅ及び出力データＤとが示されている。
シリアルデータ変換回路の変換動作例について図２を参
照して説明する。図２には、図１中のクロックＡ、入力
データＢ、ロード信号たる比較器３の出力Ｃ、レジスタ
１の出力Ｅ及び出力データＤとが示されている。
【００１２】図において、８ビットのパラレルデータで
ある入力データＢが入力されると、比較器３はその時の
レジスタ１の出力データＥと比較する。その比較結果が
一致を示せば、出力Ｃは送出されない。
ある入力データＢが入力されると、比較器３はその時の
レジスタ１の出力データＥと比較する。その比較結果が
一致を示せば、出力Ｃは送出されない。
【００１３】一方、比較結果が不一致を示すと、出力Ｃ
が送出され、これがレジスタ１へのロード信号となり、
入力データＢがラッチされる。これにより、レジスタ１
からは出力Ｅが送出されることになる。
が送出され、これがレジスタ１へのロード信号となり、
入力データＢがラッチされる。これにより、レジスタ１
からは出力Ｅが送出されることになる。
【００１４】この出力Ｅを入力とするパラレル／シリア
ル変換部２は、今まで出力していたシリアルデータの代
わりに自動的に次のパラレルデータ、すなわち出力Ｅを
ロードし、シリアルデータに変換して出力データＤとし
て送出する。
ル変換部２は、今まで出力していたシリアルデータの代
わりに自動的に次のパラレルデータ、すなわち出力Ｅを
ロードし、シリアルデータに変換して出力データＤとし
て送出する。
【００１５】以上のように、レジスタ１を設けているた
め、パラレルデータをロードするタイミングは、パラレ
ル／シリアル変換部２が直前のシリアルデータを出力し
ている時間中であればいつでも良いこととなる。よって
、従来のように直前の１クロック内にロード信号を入力
する必要はなくなるのである。
め、パラレルデータをロードするタイミングは、パラレ
ル／シリアル変換部２が直前のシリアルデータを出力し
ている時間中であればいつでも良いこととなる。よって
、従来のように直前の１クロック内にロード信号を入力
する必要はなくなるのである。
【００１６】
【発明の効果】以上説明したように本発明は、パラレル
データをラッチするレジスタと、レジスタの入力パラレ
ルデータと出力パラレルデータとを比較しデータが変化
した時だけレジスタへロード信号を出力する比較器とを
設け、パラレルデータを一旦レジスタへラッチするよう
にしたので、パラレルデータを、直前のシリアルデータ
が出力されている時間中のどこででも自動的にロードで
きるという効果がある。
データをラッチするレジスタと、レジスタの入力パラレ
ルデータと出力パラレルデータとを比較しデータが変化
した時だけレジスタへロード信号を出力する比較器とを
設け、パラレルデータを一旦レジスタへラッチするよう
にしたので、パラレルデータを、直前のシリアルデータ
が出力されている時間中のどこででも自動的にロードで
きるという効果がある。
【図１】本発明の実施例によるパラレル／シリアルデー
タ変換回路の構成を示すブロック図である。
タ変換回路の構成を示すブロック図である。
【図２】図１の各部の動作を示すタイムチャートである
。
。
【図３】従来のパラレル／シリアルデータ変換回路の構
成を示すブロック図である。
成を示すブロック図である。
【図４】図３の各部の動作を示すタイムチャートである
。
。
１ レジスタ
２ パラレル／シリアル変換部
３ 比較器
Claims (1)
- 【請求項１】 外部からの入力パラレルデータとロー
ドされているパラレルデータとを比較する比較器と、こ
の比較結果が不一致を示したとき前記入力パラレルデー
タがロードされるレジスタと、このロードされたパラレ
ルデータをシリアルデータに変換する変換部とを有する
ことを特徴とするパラレル／シリアルデータ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16110791A JPH04360317A (ja) | 1991-06-05 | 1991-06-05 | パラレル／シリアルデータ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16110791A JPH04360317A (ja) | 1991-06-05 | 1991-06-05 | パラレル／シリアルデータ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360317A true JPH04360317A (ja) | 1992-12-14 |
Family
ID=15728741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16110791A Pending JPH04360317A (ja) | 1991-06-05 | 1991-06-05 | パラレル／シリアルデータ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360317A (ja) |
-
1991
- 1991-06-05 JP JP16110791A patent/JPH04360317A/ja active Pending
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