JPH07170199A - デマルチプレクサ回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、入力されてくる２値化モードのシリ
アルデータをパラレルデータに変換していく構成を採る
デマルチプレクサ回路に関し、高ビットレート動作を実
現可能にすることも目的とする。 【構成】シリアルデータをクロックに同期させてシフト
しつつラッチするシフトレジスタ回路１１と、シフトレ
ジスタ回路１１のラッチデータをサンプリング信号に従
ってパラレルに取り込んでラッチするラッチ回路１２
と、シフトレジスタ回路１１のラッチデータがスタート
信号を表示しているか否かを検出する検出回路１３と、
検出回路１３がスタート信号表示を検出するときに、ク
ロックを分周することでサンプリング信号を生成してラ
ッチ回路１２に供給する制御回路１４と、シフトレジス
タ回路１１とラッチ回路１２との間の信号線対応に設け
られて、データを遅延する遅延回路１５とからデマルチ
プレクサ回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されてくる２値化
モードのシリアルデータに含まれるスタート信号を検出
して、このスタート信号を起点として、シリアルデータ
をパラレルデータに変換していく構成を採るデマルチプ
レクサ回路に関し、特に、高ビットレート動作を実現可
能にするデマルチプレクサ回路に関する。

【０００２】計算機システムでは、入力されてくる２値
化モードのシリアルデータに含まれるスタート信号を検
出して、このスタート信号を起点として、シリアルデー
タをパラレルデータに変換していくデマルチプレクサ回
路が用いられる。このような機能を発揮するデマルチプ
レクサ回路は、計算機システムの処理速度の向上を図る
ためにも、高ビットレート動作が可能となるようにして
いく必要がある。

【０００３】

【従来の技術】デマルチプレクサ回路は、例えば、「０
１００１１００１１１０１０１・・・・・」というよう
な２値化モードのシリアルデータが入力されてくるとき
に、このシリアルデータに含まれる例えば８ビットの
「０１１００１１１」というスタート信号を検出して、
このスタート信号を起点にして、図１２に示すように、
シリアルデータを例えば８ビット毎に切り出していくこ
とでパラレルデータに変換していくという処理を実行す
るものである。

【０００４】図１３に、従来のデマルチプレクサ回路の
回路構成を図示する。この図に示すように、従来のデマ
ルチプレクサ回路では、入力されてくるシリアルデータ
をクロックに同期させてシフトしつつラッチするｎビッ
ト構成のシフトレジスタ回路１と、このシフトレジスタ
回路１のラッチするデータがスタート信号を表示してい
るか否かを検出するコンパレータ回路２と、このコンパ
レータ回路２がスタート信号表示を検出するときに、ク
ロックの周波数を“１／ｎ”に分周するクロック分周回
路３と、このクロック分周回路３の出力するクロックを
同期信号として用いて、シフトレジスタ回路１のラッチ
するデータをパラレルに読み込んでラッチするラッチ回
路４とから構成されている。

【０００５】この構成に従い、従来のデマルチプレクサ
回路は、シフトレジスタ回路１をシフトしていくシリア
ルデータがスタート信号と一致すると、それから、１／
ｎに分周されたクロックを用いて、シリアルデータをｎ
ビット毎に切り出していくことでパラレルデータに変換
していくよう処理するのである。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、クロック周波数が規定以
上になると、コンパレータ回路２がスタート信号を検出
してクロック分周回路３が分周を開始するまでの間に、
次ビットのシリアルデータがシフトレジスタ回路１にラ
ッチされてしまって、これをラッチ回路４がラッチして
しまうという問題点があった。

【０００７】すなわち、従来のデマルチプレクサ回路に
従っていると、クロック周波数が高くなると、ビット列
の区切りがずれてしまうことで、正確なパラレルデータ
を切り出せなくなるという問題点があったのである。

【０００８】本発明はかかる事情に鑑みてなされたもの
であって、入力されてくる２値化モードのシリアルデー
タに含まれるスタート信号を検出して、このスタート信
号を起点として、シリアルデータをパラレルデータに変
換していく構成を採るときにあって、高ビットレート動
作を実現可能にする新たなデマルチプレクサ回路の提供
を目的とする。

【０００９】

【課題を解決するための手段】図１（ａ)(ｂ）に本発明
の原理構成を図示する。図中、１０は本発明を具備する
デマルチプレクサ回路であって、入力されてくる２値化
モードのシリアルデータに含まれるスタート信号を検出
して、このスタート信号を起点として、シリアルデータ
をパラレルデータに変換していくよう処理するものであ
る。

【００１０】図１（ａ）に示すデマルチプレクサ回路１
０は、このデマルチプレクサ機能を実現するために、入
力されてくるシリアルデータをクロックに同期させてシ
フトしつつラッチするシフトレジスタ回路１１と、シフ
トレジスタ回路１１のラッチデータをパラレルに取り込
んでラッチするラッチ回路１２と、シフトレジスタ回路
１１のラッチデータがスタート信号を表示しているか否
かを検出する検出回路１３と、ラッチ回路１２に対して
ラッチ処理を指示するサンプリング信号を供給する制御
回路１４と、シフトレジスタ回路１１とラッチ回路１２
との間の信号線対応に設けられて、ラッチ回路１２に取
り込まれるデータを遅延する遅延回路１５とを備える。

【００１１】この構成に加えて、誤動作を防止するため
に、検出回路１３がスタート信号表示を検出するとき
に、その後の検出回路１３の検出機能を強制的に停止さ
せる停止回路１６を備えることがある。

【００１２】そして、この構成を採るときにあって、検
出回路１３によるスタート信号の検出精度を高めるため
に、シフトレジスタ回路１１のシフト段数が、ラッチ回
路１２のラッチ段数よりも多くなるよう構成されたり、
シフトレジスタ回路１１が、ラッチ回路１２のラッチ段
数と同じシフト段数を持つシフトレジスタ回路単位の複
数より構成されることがある。

【００１３】そして、この構成（シフトレジスタ回路１
１が上記のような構成を採る場合も含む）を採るときに
あって、本来のクロックを“１／２”に分周したクロッ
クで動作することを可能とするために、シフトレジスタ
回路１１が、偶数シフトレジスタ回路と奇数シフトレジ
スタ回路という２種類で構成されて、この内の偶数シフ
トレジスタ回路が、偶数ビット番号のシリアルデータを
シフトしつつラッチし、一方、この内の奇数シフトレジ
スタ回路が、奇数ビット番号のシリアルデータをシフト
しつつラッチするよう構成されることがある。

【００１４】また、図１（ｂ）に示すデマルチプレクサ
回路１０は、このデマルチプレクサ機能を実現するため
に、入力されてくるシリアルデータをクロックに同期さ
せてシフトしつつラッチする第１のシフトレジスタ回路
２０と、入力されてくるシリアルデータを遅延するデー
タ遅延回路２１と、データ遅延回路２１の遅延するシリ
アルデータをクロックに同期させてシフトしつつラッチ
する第２のシフトレジスタ回路２２と、第２のシフトレ
ジスタ回路２２のラッチデータをパラレルに取り込んで
ラッチするラッチ回路２３と、第１のシフトレジスタ回
路２０のラッチデータがスタート信号を表示しているか
否かを検出する検出回路２４と、ラッチ回路２３に対し
てラッチ処理を指示するサンプリング信号を供給する制
御回路２５とを備える。

【００１５】この構成に加えて、クロック周波数の変化
を吸収したり、環境変化によるデータ遅延回路２１の遅
延時間量の変動を吸収するために、第２のシフトレジス
タ回路２２の用いるクロックをデータ遅延回路２１と同
じ遅延時間量遅延するクロック遅延回路２６を備えた
り、誤動作を防止するために、検出回路２４がスタート
信号表示を検出するときに、その後の検出回路２４の検
出機能を強制的に停止させる停止回路２７を備えること
がある。

【００１６】そして、この構成を採るときにあって、検
出回路２４によるスタート信号の検出精度を高めるため
に、第１のシフトレジスタ回路２０のシフト段数が、第
２のシフトレジスタ回路２２のシフト段数よりも多くな
るよう構成されたり、第１のシフトレジスタ回路２０
が、第２のシフトレジスタ回路２２のシフト段数と同じ
シフト段数を持つシフトレジスタ回路単位の複数より構
成されることがある。

【００１７】そして、この構成（第１のシフトレジスタ
回路２０が上記のような構成を採る場合も含む）を採る
ときにあって、本来のクロックを“１／２”に分周した
クロックで動作することを可能とするために、第１のシ
フトレジスタ回路２０が、偶数シフトレジスタ回路と奇
数シフトレジスタ回路という２種類で構成されるととも
に、第２のシフトレジスタ回路２２が、偶数シフトレジ
スタ回路と奇数シフトレジスタ回路という２種類で構成
されて、これらの偶数シフトレジスタ回路が、偶数ビッ
ト番号のシリアルデータをシフトしつつラッチし、一
方、これらの奇数シフトレジスタ回路が、奇数ビット番
号のシリアルデータをシフトしつつラッチするよう構成
されることがある。

【００１８】

【作用】図１（ａ）に原理構成を図示する本発明のデマ
ルチプレクサ回路１０では、ｎビット構成のシフトレジ
スタ回路１１が、入力されてくるシタアルデータをクロ
ックに同期させてシフトしつつラッチしていくときに、
検出回路１３が、シフトレジスタ回路１１のラッチデー
タがスタート信号を表示していることを検出すると、制
御回路１４は、クロックの周波数を“１／ｎ”に分周す
ることでサンプリング信号を生成し、ラッチ回路１２
は、この生成されるサンプリング信号に同期させて、シ
フトレジスタ回路１１のラッチデータをパラレルに取り
込んでいくことで、シリアルデータをスタート信号を起
点にしてｎビット毎に切り出していく。

【００１９】このパラレルデータへの変換処理を実行し
ていくときに、シフトレジスタ回路１１とラッチ回路１
２との間のｎ本の信号線対応に設けられる遅延回路１５
は、ラッチ回路１２に取り込まれるデータを検出回路１
３／制御回路１４での信号処理時間に相当する遅延時間
量分遅延する。

【００２０】この遅延回路１５による遅延動作に従っ
て、クロック周波数が高くなることで、制御回路１４が
サンプリング信号を送出する前に、シフトレジスタ回路
１１に次ビットのシリアルデータがラッチされるような
ことがあっても、ラッチ回路１２は、スタート信号を起
点とする本来のビット列をシリアルデータから切り出す
ことができるようになる。

【００２１】また、図１（ｂ）に原理構成を図示する本
発明のデマルチプレクサ回路１０では、ｎビット構成の
第１のシフトレジスタ回路２０が、入力されてくるシリ
アルデータをクロックに同期させてシフトしつつラッチ
していくときに、検出回路２４が、第１のシフトレジス
タ回路２０のラッチデータがスタート信号を表示してい
ることを検出すると、制御回路２５は、クロックの周波
数を“１／ｎ”に分周することでサンプリング信号を生
成する。

【００２２】一方、データ遅延回路２１は、入力されて
くるシリアルデータを検出回路２４／制御回路２５での
信号処理時間に相当する遅延時間量分遅延し、この遅延
動作を受けて、第２のシフトレジスタ回路２２は、デー
タ遅延回路２１の遅延するシリアルデータをクロックに
同期させてシフトしつつラッチしていく。このとき、ク
ロック遅延回路２６が備えられるときには、第２のシフ
トレジスタ回路２２は、このクロック遅延回路２６の遅
延するクロックを用いてラッチ動作を実行していく。

【００２３】そして、ラッチ回路２３は、制御回路２５
の生成するサンプリング信号に同期させて、第２のシフ
トレジスタ回路２２のラッチデータをパラレルに取り込
んでいくことで、シリアルデータをスタート信号を起点
にしてｎビット毎に切り出していく。

【００２４】この動作に従って、クロック周波数が高く
なることで、制御回路２５がサンプリング信号を送出す
る前に、第１のシフトレジスタ回路２０に次ビットのシ
リアルデータがラッチされるようなことがあっても、第
２のシフトレジスタ回路２２にはその次ビットがラッチ
される前のシリアルデータがラッチされているので、ラ
ッチ回路１２は、スタート信号を起点とする本来のビッ
ト列をシリアルデータから切り出すことができるように
なる。

【００２５】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、図１（ａ）に原理構成を図示したデマルチ
プレクサ回路１０の一実施例を図示する。

【００２６】この実施例では、シリアルデータを８ビッ
ト毎に分割していくことでバラレルデータに変換してい
くことを想定しており、図中、図１（ａ）で説明したも
のと同じにものについては同一の記号で示してある。な
お、この実施例では、停止回路１６を備えていない。

【００２７】この実施例のシフトレジスタ回路１１は、
シリアルデータの入力段を第１番目とする９個のフリッ
プフロップのシリアル接続で構成され、それらの第２番
目ないし第９番目の８個のフリップフロップの出力の各
々に対して、９個のバッファのシリアル接続からなる遅
延回路１５が接続される。

【００２８】また、ラッチ回路１２は、遅延回路１５の
出力信号を入力とする８個のフリップフロップで構成さ
れ、それらの各フリップフロップは、クロック端子にラ
ッチ指示信号が入力されるときに対応する遅延回路１５
の出力信号をラッチする。

【００２９】また、検出回路１３は、８個のＥＯＲ回路
と、これらのＥＯＲ回路の出力信号の論理和否定値を算
出するＮＯＲ回路とから構成され、これらの８個のＥＯ
Ｒ回路の各々には、シフトレジスタ回路１１の第１番目
ないし第８番目の８個のフリップフロップの出力信号が
入力されるとともに、シリアルデータに含まれる８ビッ
トの例えば「０１１００１１１」というスタート信号
（Ｓｉ）が比較基準値として入力される。

【００３０】また、制御回路１４は、“１／２”分周機
能を発揮する３個のトグル・フリップフロップのシリア
ル接続で構成されることで“１／８”分周機能を発揮し
て、クロックを入力信号として、出力信号をラッチ回路
１２に対してラッチ指示信号として供給する。この制御
回路１４の各トグル・フリップフロップのリセット端子
には、検出回路１３のＮＯＲ回路の出力信号が入力され
る。

【００３１】このように構成される図２の実施例のデマ
ルチプレクサ回路１０では、シフトレジスタ回路１１を
構成する９個のフリップフロップが、入力されてくるシ
リアルデータをクロックに同期させてシフトしつつラッ
チしていく。このとき、その内の第１番目ないし第８番
目の８個のフリップフロップに対して、例えば「０１１
００１１１」というスタート信号がラッチされると、検
出回路１３を構成する全てのＥＯＲ回路がローレベルを
出力し、この出力結果を受けて、検出回路１３を構成す
るＮＯＲ回路は、スタート信号が入力されてきたことを
表示すべくハイレベルを出力する。

【００３２】この検出回路１３のハイレベル出力を受け
て、制御回路１４を構成する全てのトグル・フリップフ
ロップはリセットされ、これにより、制御回路１４は、
その次のクロックにより検出回路１３の出力がローレベ
ルに戻るときを起点にして、再びクロックを“１／８”
に分周していくことで正規のラッチ指示信号を生成す
る。すなわち、クロックを８個計数する度毎に、ラッチ
回路１２に対してラッチ指示信号を供給していく。

【００３３】このラッチ指示信号を受けて、ラッチ回路
１２を構成するフリップフロップは、遅延回路１５によ
り遅延されたシフトレジスタ回路１１の第２番目ないし
第９番目のフリップフロップの出力信号をパラレルに取
り込んでいくことで、シリアルデータをスタート信号を
起点にして８ビット毎に切り出していき、デマルチプレ
クサ回路１０の後段に接続される回路機構は、検出回路
１３のハイレベル出力を受けて、この切り出されるパラ
レルデータを正しい意味を持つものとして取り込んでい
く。

【００３４】このようにして、図２に示す実施例では、
クロック周波数が高くなることで、制御回路１４がラッ
チ指示信号を送出する前に、シフトレジスタ回路１１の
第２番目ないし第９番目のフリップフロップに次ビット
のシリアルデータがラッチされるようなことがあって
も、ラッチ回路１２は、スタート信号を起点とする本来
のビット列をシリアルデータから切り出すことができる
ようになるのである。

【００３５】なお、この図２の実施例では、シフトレジ
スタ回路１１が９個のフリップフロップで構成されるも
ので開示したが、基本的には、８個のフリップフロップ
で構成することが可能であって、フリップフロップを１
個余分に設けたのは、単に、検出をクロック１回分早く
行うためである。

【００３６】図３、図４及び図５に、図２の実施例の変
形例を図示する。この図３に示す実施例では、シフトレ
ジスタ回路１１を８ビット構成のシフトレジスタ回路１
１ａ，ｂ，ｃの３つで構成するとともに、シフトレジス
タ回路１１ａのラッチデータをラッチ回路１２に接続す
る構成を採っている点が図２の実施例と異なっている。

【００３７】この構成に従い、図３の実施例では、２４
ビットで規定されるスタート信号がシフトレジスタ回路
１１ａ，ｂ，ｃにラッチされるときに、シリアルデータ
からパラレルデータへの変換処理が実行されるので、ス
タート信号の検出精度を高めることができるようにな
る。

【００３８】一方、図４に示す実施例では、クロックを
“１／２”に分周する分周回路１７を設けて、制御回路
１４が、この分周回路１７の出力する分周クロックを用
いるとともに、シフトレジスタ回路１１を４ビット構成
のシフトレジスタ回路１１Ｄ，ｄの２つで構成して、一
方のシフトレジスタ回路１１Ｄが、この分周クロックを
使って、シリアルデータの持つ奇数ビット番号データの
シフト処理を実行し、他方のシフトレジスタ回路１１ｄ
が、この分周クロックの反転値を使って、シリアルデー
タの持つ偶数ビット番号データのシフト処理を実行する
構成を採っている点が図２の実施例と異なっている。こ
こで、この分周クロックは、外部から与えることも可能
である。

【００３９】この構成に従い、図４の実施例では、“１
／２”に分周されたクロックを用いて動作できるように
なるので、高い周波数のクロックが用いられるときに
も、正常に動作できるようになる。

【００４０】一方、図５に示す実施例では、クロックを
“１／２”に分周する分周回路１７を設けて、制御回路
１４が、この分周回路１７の出力する分周クロックを用
いるとともに、シフトレジスタ回路１１を４ビット構成
のシフトレジスタ回路１１Ｅ，Ｆ，Ｇ，ｅ，ｆ，ｇの６
つで構成して、一方のシフトレジスタ回路１１Ｅ，Ｆ，
Ｇが、この分周クロックを使って、シリアルデータの持
つ奇数ビット番号データのシフト処理を実行し、他方の
シフトレジスタ回路１１ｅ，ｆ，ｇが、この分周クロッ
クの反転値を使って、シリアルデータの持つ偶数ビット
番号データのシフト処理を実行する構成を採って、シフ
トレジスタ回路１１Ｅ，ｅのラッチデータをラッチ回路
１２に接続する構成を採っている点が図２の実施例と異
なっている。ここで、この分周クロックは、外部から与
えることも可能である。

【００４１】この構成に従い、図５の実施例では、２４
ビットで規定されるスタート信号がシフトレジスタ回路
１１Ｅ，Ｆ，Ｇ，ｅ，ｆ，ｇにラッチされるときに、シ
リアルデータからパラレルデータへの変換処理が実行さ
れるので、スタート信号の検出精度を高めることができ
るようになるとともに、“１／２”に分周されたクロッ
クを用いて動作できるようになるので、高い周波数のク
ロックが用いられるときにも、正常に動作できるように
なる。

【００４２】次に、図１（ｂ）に原理構成を図示したデ
マルチプレクサ回路１０の実施例について説明する。図
６に、図１（ｂ）に原理構成を図示したデマルチプレク
サ回路１０の一実施例を図示する。

【００４３】この実施例では、シリアルデータを８ビッ
ト毎に分割していくことでバラレルデータに変換してい
くことを想定しており、図中、図１（ｂ）で説明したも
のと同じにものについては同一の記号で示してある。

【００４４】この実施例の第１のシフトレジスタ回路２
０は、シリアルデータの入力段を第１番目とする８個の
フリップフロップのシリアル接続で構成される。また、
データ遅延回路２１は、９個のバッファのシリアル接続
で構成される。また、第２のシフトレジスタ回路２２
は、データ遅延回路２１に接続されるものを第１番目と
する９個のフリップフロップのシリアル接続で構成され
る。

【００４５】また、ラッチ回路２３は、第２のシフトレ
ジスタ回路２２の第２番目ないし第９番目のフリップフ
ロップの出力信号を入力とする８個のフリップフロップ
で構成され、それらの各フリップフロップは、クロック
端子にラッチ指示信号が入力されるときに、対応する第
２のシフトレジスタ２２のフリップフロップのラッチデ
ータをラッチする。

【００４６】また、検出回路２４は、８個のＥＯＲ回路
と、これらのＥＯＲ回路の出力信号の論理和否定値を算
出するＮＯＲ回路とから構成され、これらの８個のＥＯ
Ｒ回路の各々には、第１のシフトレジスタ回路２０のフ
リップフロップの出力信号が入力されるとともに、シリ
アルデータに含まれる８ビットの例えば「０１１００１
１１」というスタート信号（Ｓｉ）が比較基準値として
入力される。

【００４７】また、制御回路２５は、“１／２”分周機
能を発揮する３個のトグル・フリップフロップのシリア
ル接続で構成されることで“１／８”分周機能を発揮し
て、クロックを入力信号として、出力信号をラッチ回路
２３に対してラッチ指示信号として供給する。この制御
回路２５の各トグル・フリップフロップのリセット端子
には、検出回路２４のＮＯＲ回路の出力信号が入力され
る。

【００４８】また、クロック遅延回路２６は、９個のバ
ッファのシリアル接続で構成される。また、停止回路２
７は、クロック端子に検出回路２４のＮＯＲ回路の出力
反転値を入力し、Ｄ端子にハイレベルを入力し、Ｑ端子
の出力信号を検出回路２４のＮＯＲ回路の入力に与える
フリップフロップから構成される。ここで、この停止回
路２７は、初期状態として、ローレベルの出力信号を検
出回路２４のＮＯＲ回路の入力に与えることになる。

【００４９】このように構成される図６の実施例のデマ
ルチプレクサ回路１０では、第１のシフトレジスタ回路
２０を構成する８個のフリップフロップが、入力されて
くるシリアルデータをクロックに同期させてシフトしつ
つラッチしていく。このとき、これらのフリップフロッ
プに対して、例えば「０１１００１１１」というスター
ト信号がラッチされると、検出回路２４を構成する全て
のＥＯＲ回路がローレベルを出力し、この出力結果を受
けて、検出回路２４を構成するＮＯＲ回路は、スタート
信号が入力されてきたことを表示すべくハイレベルを出
力する。

【００５０】この検出回路２４のハイレベル出力を受け
て、制御回路２５を構成する全てのトグル・フリップフ
ロップはリセットされ、これにより、制御回路２５は、
その次のクロックにより検出回路２４の出力がローレベ
ルに戻るときを起点にして、再びクロックを“１／８”
に分周していくことで正規のラッチ指示信号を生成す
る。すなわち、クロックを８個計数する度毎に、ラッチ
回路２３に対してラッチ指示信号を供給していく。

【００５１】そして、この検出回路２４のハイレベル出
力を受けて、停止回路２７を構成するフリップフロップ
は、このハイレベル出力がローレベルに転ずる時点、す
なわち、次のクロックが入力されてくる時点に、Ｄ端子
に入力されるハイレベルをラッチして検出回路２４のＮ
ＯＲ回路の入力に与えることで、検出回路２４が再びハ
イレベルを出力することのないように制御する。

【００５２】一方、データ遅延回路２１は入力されてく
るシリアルデータを遅延し、クロック遅延回路２６はク
ロックを遅延する。この遅延動作を受けて、第２のシフ
トレジスタ回路２２を構成する９個のフリップフロップ
は、データ遅延回路２１により遅延されたシリアルデー
タを、クロック遅延回路２６により遅延されたクロック
に同期させてシフトしつつラッチしていく。

【００５３】そして、ラッチ回路２３を構成するフリッ
プフロップは、制御回路２５からのラッチ指示信号を受
け取ると、第２のシフトレジスタ回路２２の第２番目な
いし第９番目のフリップフロップの出力信号をパラレル
に取り込んでいくことで、シリアルデータをスタート信
号を起点にして８ビット毎に切り出していき、デマルチ
プレクサ回路１０の後段に接続される回路機構は、検出
回路２４のハイレベル出力を受けて、この切り出される
パラレルデータを正しい意味を持つものとして取り込ん
でいく。

【００５４】このようにして、図６に示す実施例では、
クロック周波数が高くなることで、制御回路２５がラッ
チ指示信号を送出する前に、第１のシフトレジスタ回路
２０のフリップフロップに次ビットのシリアルデータが
ラッチされるようなことがあっても、ラッチ回路２３
は、スタート信号を起点とする本来のビット列をシリア
ルデータから切り出すことができるようになるのであ
る。

【００５５】なお、この図６の実施例では、第２のシフ
トレジスタ回路２２が９個のフリップフロップで構成さ
れるもので開示したが、基本的には、８個のフリップフ
ロップで構成することが可能であって、フリップフロッ
プを１個余分に設けたのは、単に、ラッチ指示信号とラ
ッチ回路２３の８ビットのデータとの順序を合わせるた
めにしたものである。

【００５６】図７及び図８に、以上に説明した図６の実
施例のタイミングチャートを図示する。ここで、図７中
のは、第１のシフトレジスタ回路２０の第１番目のフ
リップフロップの出力を表し、は、第１のシフトレジ
スタ回路２０の第８番目のフリップフロップの出力を表
すというように、第１のシフトレジスタ２０のフリップ
フロップの出力を表している。また、図８中のは、第
２のシフトレジスタ回路２２の第１番目のフリップフロ
ップの出力を表し、は、第２のシフトレジスタ回路２
２の第９番目のフリップフロップの出力を表すというよ
うに、第２のシフトレジスタ２２のフリップフロップの
出力を表している。

【００５７】図９、図１０及び図１１に、図６の実施例
の変形例を図示する。この図９に示す実施例では、第１
のシフトレジスタ回路２０を８ビット構成のシフトレジ
スタ回路２０ａ，ｂ，ｃの３つで構成する点が図６の実
施例と異なっている。

【００５８】この構成に従い、図９の実施例では、２４
ビットで規定されるスタート信号がシフトレジスタ回路
２０ａ，ｂ，ｃにラッチされるときに、シリアルデータ
からパラレルデータへの変換処理が実行されるので、ス
タート信号の検出精度を高めることができるようにな
る。

【００５９】一方、図１０に示す実施例では、クロック
を“１／２”に分周する分周回路２８を設けて、制御回
路２５が、この分周回路２８の出力する分周クロックを
用いるとともに、第１のシフトレジスタ回路２０を４ビ
ット構成のシフトレジスタ回路２０Ｄ，ｄの２つで構成
し、第２のシフトレジスタ回路２２を４ビット構成のシ
フトレジスタ回路２２Ｄ，ｄの２つで構成して、一方の
シフトレジスタ回路２０Ｄ／２２Ｄが、この分周クロッ
クを使って、シリアルデータの持つ奇数ビット番号デー
タのシフト処理を実行し、他方のシフトレジスタ回路２
０ｄ／２２ｄが、この分周クロックの反転値を使って、
シリアルデータの持つ偶数ビット番号データのシフト処
理を実行する構成を採っている点が図６の実施例と異な
っている。ここで、この分周クロックは、外部から与え
ることも可能である。

【００６０】この構成に従い、図１０の実施例では、
“１／２”に分周されたクロックを用いて動作できるよ
うになるので、高い周波数のクロックが用いられるとき
にも、正常に動作できるようになる。

【００６１】一方、図１１に示す実施例では、クロック
を“１／２”に分周する分周回路２８を設けて、制御回
路２５が、この分周回路２８の出力する分周クロックを
用いるとともに、第１のシフトレジスタ回路２０を４ビ
ット構成のシフトレジスタ回路２０Ｅ，Ｆ，Ｇ，ｅ，
ｆ，ｇの６つで構成し、第２のシフトレジスタ回路２２
を４ビット構成のシフトレジスタ回路２２Ｅ，ｅの２つ
で構成して、一方のシフトレジスタ回路２０Ｅ，Ｆ，Ｇ
／２２Ｅが、この分周クロックを使って、シリアルデー
タの持つ奇数ビット番号データのシフト処理を実行し、
他方のシフトレジスタ回路２０ｅ，ｆ，ｇ／２２ｅが、
この分周クロックの反転値を使って、シリアルデータの
持つ偶数ビット番号データのシフト処理を実行する構成
を採っている点が図６の実施例と異なっている。ここ
で、この分周クロックは、外部から与えることも可能で
ある。

【００６２】この構成に従い、図１１の実施例では、２
４ビットで規定されるスタート信号がシフトレジスタ回
路２０Ｅ，Ｆ，Ｇ，ｅ，ｆ，ｇにラッチされるときに、
シリアルデータからパラレルデータへの変換処理が実行
されるので、スタート信号の検出精度を高めることがで
きるようになるとともに、“１／２”に分周されたクロ
ックを用いて動作できるようになるので、高い周波数の
クロックが用いられるときにも、正常に動作できるよう
になる。

【００６３】図示実施例について説明したが、本発明は
これに限定されるものではない。例えば、図３や図５の
実施例では、シフトレジスタ回路１１のビット数をラッ
チ回路１２のビット数の整数倍とする構成を開示し、ま
た、図９や図１１の実施例では、第１のシフトレジスタ
回路２０のビット数を第２のシフトレジスタ回路２２の
ビット数の整数倍とする構成を開示したが、本発明は整
数倍に限られる必要はないのである。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
入力されてくる２値化モードのシリアルデータに含まれ
るスタート信号を検出して、このスタート信号を起点と
して、シリアルデータをパラレルデータに変換していく
構成を採るデマルチプレクサ回路にあって、高ビットレ
ート動作が実現できるようになる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例である。

【図３】図２の実施例の変形例である。

【図４】図２の実施例の変形例である。

【図５】図２の実施例の変形例である。

【図６】本発明の他の実施例である。

【図７】図６の実施例のタイミングチャートである。

【図８】図６の実施例のタイミングチャートである。

【図９】図６の実施例の変形例である。

【図１０】図６の実施例の変形例である。

【図１１】図６の実施例の変形例である。

【図１２】デマルチプレクサ回路の処理説明図である。

【図１３】従来技術の説明図である。

【符号の説明】

１０ デマルチプレクサ回路 １１ シフトレジスタ回路 １２ ラッチ回路 １３ 検出回路 １４ 制御回路 １５ 遅延回路 １６ 停止回路 ２０ 第１のシフトレジスタ回路 ２１ データ遅延回路 ２２ 第２のシフトレジスタ回路 ２３ ラッチ回路 ２４ 検出回路 ２５ 制御回路 ２６ クロック遅延回路 ２７ 停止回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力されてくる２値化モードのシリアル
   データに含まれるスタート信号を検出して、該スタート
   信号を起点として、該シリアルデータをパラレルデータ
   に変換していく構成を採るデマルチプレクサ回路であっ
   て、 上記シリアルデータをクロックに同期させてシフトしつ
   つラッチするシフトレジスタ回路(11)と、 上記シフトレジスタ回路(11)のラッチデータをサンプリ
   ング信号に従ってパラレルに取り込んでラッチするラッ
   チ回路(12)と、 上記シフトレジスタ回路(11)のラッチデータがスタート
   信号を表示しているか否かを検出する検出回路(13)と、 上記検出回路(13)がスタート信号表示を検出するとき
   に、クロックを分周することで上記サンプリング信号を
   生成して上記ラッチ回路(12)に供給する制御回路(14)
   と、 上記シフトレジスタ回路(11)と上記ラッチ回路(12)との
   間の信号線対応に設けられて、上記ラッチ回路(12)に取
   り込まれるデータを遅延する遅延回路(15)とを備えるこ
   とを、 特徴とするデマルチプレクサ回路。
2. 【請求項２】 請求項１記載のデマルチプレクサ回路に
   おいて、 シフトレジスタ回路(11)のシフト段数が、ラッチ回路(1
   2)のラッチ段数よりも多くなるよう構成されることを、 特徴とするデマルチプレクサ回路。
3. 【請求項３】 請求項１記載のデマルチプレクサ回路に
   おいて、 シフトレジスタ回路(11)が、ラッチ回路(12)のラッチ段
   数と同じシフト段数を持つシフトレジスタ回路単位の複
   数より構成されることを、 特徴とするデマルチプレクサ回路。
4. 【請求項４】 請求項１、２又は３記載のデマルチプレ
   クサ回路において、 シフトレジスタ回路(11)が、偶数シフトレジスタ回路と
   奇数シフトレジスタ回路という２種類で構成されて、該
   偶数シフトレジスタ回路が、偶数ビット番号のシリアル
   データをシフトしつつラッチし、一方、該奇数シフトレ
   ジスタ回路が、奇数ビット番号のシリアルデータをシフ
   トしつつラッチするよう構成されることを、 特徴とするデマルチプレクサ回路。
5. 【請求項５】 入力されてくる２値化モードのシリアル
   データに含まれるスタート信号を検出して、該スタート
   信号を起点として、該シリアルデータをパラレルデータ
   に変換していく構成を採るデマルチプレクサ回路であっ
   て、 上記シリアルデータをクロックに同期させてシフトしつ
   つラッチする第１のシフトレジスタ回路(20)と、 上記シリアルデータを遅延するデータ遅延回路(21)と、 上記データ遅延回路(21)の遅延するシリアルデータをク
   ロックに同期させてシフトしつつラッチする第２のシフ
   トレジスタ回路(22)と、 上記第２のシフトレジスタ回路(22)のラッチデータをサ
   ンプリング信号に従ってパラレルに取り込んでラッチす
   るラッチ回路(23)と、 上記第１のシフトレジスタ回路(20)のラッチデータがス
   タート信号を表示しているか否かを検出する検出回路(2
   4)と、 上記検出回路(24)がスタート信号表示を検出するとき
   に、クロックを分周することで上記サンプリング信号を
   生成して上記ラッチ回路(23)に供給する制御回路(25)と
   を備えることを、 特徴とするデマルチプレクサ回路。
6. 【請求項６】 請求項５記載のデマルチプレクサ回路に
   おいて、 第２のシフトレジスタ回路(22)の用いるクロックをデー
   タ遅延回路(21)と同じ遅延時間量遅延するクロック遅延
   回路(26)を備えることを、 特徴とするデマルチプレクサ回路。
7. 【請求項７】 請求項５又は６記載のデマルチプレクサ
   回路において、 第１のシフトレジスタ回路(20)のシフト段数が、第２の
   シフトレジスタ回路(22)のシフト段数よりも多くなるよ
   う構成されることを、 特徴とするデマルチプレクサ回路。
8. 【請求項８】 請求項５又は６記載のデマルチプレクサ
   回路において、 第１のシフトレジスタ回路(20)が、第２のシフトレジス
   タ回路(22)のシフト段数と同じシフト段数を持つシフト
   レジスタ回路単位の複数より構成されることを、 特徴とするデマルチプレクサ回路。
9. 【請求項９】 請求項５、６、７又は８記載のデマルチ
   プレクサ回路において、 第１のシフトレジスタ回路(20)が、偶数シフトレジスタ
   回路と奇数シフトレジスタ回路という２種類で構成され
   るとともに、第２のシフトレジスタ回路(22)が、偶数シ
   フトレジスタ回路と奇数シフトレジスタ回路という２種
   類で構成されて、これらの偶数シフトレジスタ回路が、
   偶数ビット番号のシリアルデータをシフトしつつラッチ
   し、一方、これらの奇数シフトレジスタ回路が、奇数ビ
   ット番号のシリアルデータをシフトしつつラッチするよ
   う構成されることを、 特徴とするデマルチプレクサ回路。
10. 【請求項１０】 請求項１、２、３、４、５、６、７、
    ８又は９記載のデマルチプレクサ回路において、 検出回路(13,24) がスタート信号表示を検出した後、該
    検出回路(13,24) の検出機能を強制的に停止させる停止
    回路(16,27) を備えることを、 特徴とするデマルチプレクサ回路。