JPH09181615A - シリアル／パラレル変換回路 - Google Patents
シリアル／パラレル変換回路Info
- Publication number
- JPH09181615A JPH09181615A JP33835295A JP33835295A JPH09181615A JP H09181615 A JPH09181615 A JP H09181615A JP 33835295 A JP33835295 A JP 33835295A JP 33835295 A JP33835295 A JP 33835295A JP H09181615 A JPH09181615 A JP H09181615A
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- JP
- Japan
- Prior art keywords
- data
- signal
- serial
- counter
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Information Transfer Systems (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 入力されるシリアル信号のデータが安定して
取り込めるシリアル／パラレル変換回路を提供する。 【解決手段】 カウンタ１のイネーブル端子ENABLEに入
力されたシリアル信号のパルス幅に対応したクロック数
をクロック入力端子CLK1でカウントし、カウント値を４
ビットのデータに変換してデータ出力端子DATA出力端子
から出力する。そして、レジスタ２は、ＮＯＴ回路３で
反転されたシリアル信号がクロック入力端子CLK2に入力
されると、入力端子ＩＮに入力されたカウンタ１のデー
タ出力端子DATAからの信号をラッチして、出力端子ＯＵ
Ｔからパラレル信号として出力する。
取り込めるシリアル／パラレル変換回路を提供する。 【解決手段】 カウンタ１のイネーブル端子ENABLEに入
力されたシリアル信号のパルス幅に対応したクロック数
をクロック入力端子CLK1でカウントし、カウント値を４
ビットのデータに変換してデータ出力端子DATA出力端子
から出力する。そして、レジスタ２は、ＮＯＴ回路３で
反転されたシリアル信号がクロック入力端子CLK2に入力
されると、入力端子ＩＮに入力されたカウンタ１のデー
タ出力端子DATAからの信号をラッチして、出力端子ＯＵ
Ｔからパラレル信号として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアル／パラレ
ル変換回路に関するものである。
ル変換回路に関するものである。
【０００２】
【従来の技術】従来のシリアル／パラレル変換回路は、
シフトレジスタを用いてシリアルデータをクロック信号
に同期したタイミングで入力し、データとして出力して
いた。
シフトレジスタを用いてシリアルデータをクロック信号
に同期したタイミングで入力し、データとして出力して
いた。
【０００３】
【発明が解決しようとする課題】ところが、上述のよう
な構成のシリアル／パラレル変換回路において、入力さ
れるシリアルの入力信号はクロック信号に同期したパル
ス信号であり、かつ、パルス幅は最短でクロック信号と
同じ幅となるため、クロック信号と同期してデータをラ
ッチしようとした場合ラッチミスが起こる可能性があっ
た。
な構成のシリアル／パラレル変換回路において、入力さ
れるシリアルの入力信号はクロック信号に同期したパル
ス信号であり、かつ、パルス幅は最短でクロック信号と
同じ幅となるため、クロック信号と同期してデータをラ
ッチしようとした場合ラッチミスが起こる可能性があっ
た。
【０００４】この問題を防ぐために、同軸ケーブルやシ
ールド線等の耐ノイズ性に優れた高価な伝送線路を使用
する必要があった。
ールド線等の耐ノイズ性に優れた高価な伝送線路を使用
する必要があった。
【０００５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、入力されるシリアル
信号のデータが安定して取り込めるシリアル／パラレル
変換回路を提供することにある。
であり、その目的とするところは、入力されるシリアル
信号のデータが安定して取り込めるシリアル／パラレル
変換回路を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
シリアル信号のパルス幅に対応したクロック数をカウン
トしてカウント値を所定ビットに変換して出力するカウ
ンタ部と、該カウンタ部からの出力を前記シリアル信号
のパルスの終了に対応してラッチしパラレル信号として
出力するラッチ部とを有して成るものである。
シリアル信号のパルス幅に対応したクロック数をカウン
トしてカウント値を所定ビットに変換して出力するカウ
ンタ部と、該カウンタ部からの出力を前記シリアル信号
のパルスの終了に対応してラッチしパラレル信号として
出力するラッチ部とを有して成るものである。
【０００７】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るシリアル／パラレル変換回路の全体構成を示す回
路図である。本実施形態に係るシリアル／パラレル変換
回路は、カウンタ１とラッチ部としてのレジスタ２とＮ
ＯＴ回路３とを有して成る。カウンタ１は、イネーブル
端子ENABLEとクロック入力端子CLK1とデータ出力端子DA
TAとを有して成る。イネーブル端子ENABLEは、シリアル
信号のデータを入力するものである。クロック入力端子
CLK1は、クロック信号を入力するものである。データ出
力端子DATAは、クロック入力端子CLK1でクロック信号が
カウントされると、イネーブル端子ENABLEに入力された
シリアル信号のデータを２ｎ（ｎ＝１，・・・，ｋ）ビ
ットのデータに変換して出力するものである。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るシリアル／パラレル変換回路の全体構成を示す回
路図である。本実施形態に係るシリアル／パラレル変換
回路は、カウンタ１とラッチ部としてのレジスタ２とＮ
ＯＴ回路３とを有して成る。カウンタ１は、イネーブル
端子ENABLEとクロック入力端子CLK1とデータ出力端子DA
TAとを有して成る。イネーブル端子ENABLEは、シリアル
信号のデータを入力するものである。クロック入力端子
CLK1は、クロック信号を入力するものである。データ出
力端子DATAは、クロック入力端子CLK1でクロック信号が
カウントされると、イネーブル端子ENABLEに入力された
シリアル信号のデータを２ｎ（ｎ＝１，・・・，ｋ）ビ
ットのデータに変換して出力するものである。
【０００８】レジスタ２は、入力端子ＩＮとクロック入
力端子CLK2と出力端子ＯＵＴとを有して成る。入力端子
ＩＮは、カウンタ１のデータ出力端子DATAから出力され
た信号を入力するものである。クロック入力端子CLK2
は、クロックを入力するものであり、本実施形態におい
ては、ＮＯＴ回路３で反転されたシリアル信号が入力さ
れるようになっている。出力端子ＯＵＴは、クロック入
力端子CLK2にクロックが入力されると、入力端子ＩＮに
入力された信号をパラレル信号として出力するものであ
る。
力端子CLK2と出力端子ＯＵＴとを有して成る。入力端子
ＩＮは、カウンタ１のデータ出力端子DATAから出力され
た信号を入力するものである。クロック入力端子CLK2
は、クロックを入力するものであり、本実施形態におい
ては、ＮＯＴ回路３で反転されたシリアル信号が入力さ
れるようになっている。出力端子ＯＵＴは、クロック入
力端子CLK2にクロックが入力されると、入力端子ＩＮに
入力された信号をパラレル信号として出力するものであ
る。
【０００９】以下、本実施形態の動作について説明す
る。本実施形態においては、シリアル信号のデータに対
応したパルス幅がクロック信号のカウント値で規定され
ている。なお、本実施形態においては、説明の便宜上、
データ幅がデータ値として規定されるシリアル信号を４
ビットのパラレル信号に変換させる動作について説明す
る。図２は、本実施形態に係るシリアル／パラレル変換
回路の動作を示すタイミングチャートである。シリアル
信号のパルスの立ち上がりでカウンタ１は、カウント
値”０”の状態からカウントを開始する。データ出力端
子DATAは、４ビットの出力をカウントする毎にパラレル
信号をレジスタ２の入力端子ＩＮに出力する。この時、
レジスタ２は、ＮＯＴ回路３からのシリアル信号の反転
信号により入力された信号をラッチするので、所望のパ
ラレル信号は不定状態である。
る。本実施形態においては、シリアル信号のデータに対
応したパルス幅がクロック信号のカウント値で規定され
ている。なお、本実施形態においては、説明の便宜上、
データ幅がデータ値として規定されるシリアル信号を４
ビットのパラレル信号に変換させる動作について説明す
る。図２は、本実施形態に係るシリアル／パラレル変換
回路の動作を示すタイミングチャートである。シリアル
信号のパルスの立ち上がりでカウンタ１は、カウント
値”０”の状態からカウントを開始する。データ出力端
子DATAは、４ビットの出力をカウントする毎にパラレル
信号をレジスタ２の入力端子ＩＮに出力する。この時、
レジスタ２は、ＮＯＴ回路３からのシリアル信号の反転
信号により入力された信号をラッチするので、所望のパ
ラレル信号は不定状態である。
【００１０】その後、シリアル信号のデータが終了する
とパルスが立ち下がって、レジスタ２のクロック入力端
子CLK2にはシリアル信号の反転信号が入力され、シリア
ル信号のデータが終了したときのカウンタ１のデータ出
力端子DATAから出力された４ビットの信号がレジスタ２
においてラッチされ、出力端子ＯＵＴからパラレル信号
として出力される。
とパルスが立ち下がって、レジスタ２のクロック入力端
子CLK2にはシリアル信号の反転信号が入力され、シリア
ル信号のデータが終了したときのカウンタ１のデータ出
力端子DATAから出力された４ビットの信号がレジスタ２
においてラッチされ、出力端子ＯＵＴからパラレル信号
として出力される。
【００１１】従って、シリアル信号のデータに対応した
パルス幅がクロック信号のカウント値で規定されている
ので、伝送経路を伝わってきたデータをミスする（正し
く変換されない）可能性が少なくなる。また、ビット誤
りが下位のビット誤りしか起こらない（パルス幅をカウ
ントするので上位ビットの誤りは起こりにくい）ので、
ビット誤りチェック機構が簡略化できる。更に、必要な
データがパルス幅で規定されるので、ＨＩＧＨデータや
ＬＯＷデータが入り組んだ伝送信号に比べてデータの圧
縮が容易となり、それが伝送線路上でのミスを少なくす
る。
パルス幅がクロック信号のカウント値で規定されている
ので、伝送経路を伝わってきたデータをミスする（正し
く変換されない）可能性が少なくなる。また、ビット誤
りが下位のビット誤りしか起こらない（パルス幅をカウ
ントするので上位ビットの誤りは起こりにくい）ので、
ビット誤りチェック機構が簡略化できる。更に、必要な
データがパルス幅で規定されるので、ＨＩＧＨデータや
ＬＯＷデータが入り組んだ伝送信号に比べてデータの圧
縮が容易となり、それが伝送線路上でのミスを少なくす
る。
【００１２】なお、本実施形態においては、シリアル信
号を４ビットのデータに変換する場合について説明した
が、これに限定される必要はなく、２ｎビット（ｎ＝
３，・・・，ｋ）の場合についても同様の効果を奏す
る。
号を４ビットのデータに変換する場合について説明した
が、これに限定される必要はなく、２ｎビット（ｎ＝
３，・・・，ｋ）の場合についても同様の効果を奏す
る。
【００１３】
【発明の効果】請求項１記載の発明は、シリアル信号の
パルス幅に対応したクロック数をカウントしてカウント
値を所定ビットに変換して出力するカウンタ部と、カウ
ンタ部からの出力をシリアル信号のパルスの終了に対応
してラッチしパラレル信号として出力するラッチ部とを
有して成るので、伝送経路を伝わってきたデータをミス
する（正しく変換されない）可能性が少なくなり、ま
た、ビット誤りが下位のビット誤りしか起こらない（パ
ルス幅をカウントするので上位ビットの誤りは起こりに
くい）ので、ビット誤りチェック機構が簡略化でき、更
に、必要なデータがパルス幅で規定されるので、ＨＩＧ
ＨデータやＬＯＷデータが入り組んだ伝送信号に比べて
データの圧縮が容易となり、それが伝送線路上でのミス
を少なくでき、入力されるシリアル信号のデータが安定
して取り込めるシリアル／パラレル変換回路を提供する
ことができた。
パルス幅に対応したクロック数をカウントしてカウント
値を所定ビットに変換して出力するカウンタ部と、カウ
ンタ部からの出力をシリアル信号のパルスの終了に対応
してラッチしパラレル信号として出力するラッチ部とを
有して成るので、伝送経路を伝わってきたデータをミス
する（正しく変換されない）可能性が少なくなり、ま
た、ビット誤りが下位のビット誤りしか起こらない（パ
ルス幅をカウントするので上位ビットの誤りは起こりに
くい）ので、ビット誤りチェック機構が簡略化でき、更
に、必要なデータがパルス幅で規定されるので、ＨＩＧ
ＨデータやＬＯＷデータが入り組んだ伝送信号に比べて
データの圧縮が容易となり、それが伝送線路上でのミス
を少なくでき、入力されるシリアル信号のデータが安定
して取り込めるシリアル／パラレル変換回路を提供する
ことができた。
【図１】本発明の一実施形態に係るシリアル／パラレル
変換回路の全体構成を示す回路図である。
変換回路の全体構成を示す回路図である。
【図２】本実施形態に係るシリアル／パラレル変換回路
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
１ カウンタ ２ レジスタ ３ ＮＯＴ回路 ENABLE イネーブル端子 DATA データ出力端子 CLK1，CLK2 クロック入力端子 ＩＮ 入力端子 ＯＵＴ 出力端子
Claims (1)
- 【請求項１】 シリアル信号のパルス幅に対応したクロ
ック数をカウントしてカウント値を所定ビットに変換し
て出力するカウンタ部と、該カウンタ部からの出力を前
記シリアル信号のパルスの終了に対応してラッチしパラ
レル信号として出力するラッチ部とを有して成るシリア
ル／パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33835295A JP3341556B2 (ja) | 1995-12-26 | 1995-12-26 | シリアル／パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33835295A JP3341556B2 (ja) | 1995-12-26 | 1995-12-26 | シリアル／パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181615A true JPH09181615A (ja) | 1997-07-11 |
| JP3341556B2 JP3341556B2 (ja) | 2002-11-05 |
Family
ID=18317350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33835295A Expired - Fee Related JP3341556B2 (ja) | 1995-12-26 | 1995-12-26 | シリアル／パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341556B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837585B1 (ko) * | 1999-01-28 | 2008-06-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
-
1995
- 1995-12-26 JP JP33835295A patent/JP3341556B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837585B1 (ko) * | 1999-01-28 | 2008-06-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3341556B2 (ja) | 2002-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020723 |
|
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