JPH0230218A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0230218A JPH0230218A JP63179219A JP17921988A JPH0230218A JP H0230218 A JPH0230218 A JP H0230218A JP 63179219 A JP63179219 A JP 63179219A JP 17921988 A JP17921988 A JP 17921988A JP H0230218 A JPH0230218 A JP H0230218A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- digital
- input
- holding
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000007613 environmental effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相同期回路に関するものであり、特にその
同期ループにおいてアナログ回路部分を極力少なくする
ことができるようにした位相同期回路に関するものであ
る。
同期ループにおいてアナログ回路部分を極力少なくする
ことができるようにした位相同期回路に関するものであ
る。
従来の位相同期回路は、位相比較回路がアナログ回路で
構成されているのが一般的であり、例外的にディジタル
値で位相比較出力を得るようにしたものもある。
構成されているのが一般的であり、例外的にディジタル
値で位相比較出力を得るようにしたものもある。
しかし、従来の位相同期回路にあっては、安定な動作を
常時確保するのが困難である。
常時確保するのが困難である。
すなわち、上述した従来の位相同期回路は、位相比較回
路がアナログ回路で構成されているものは勿論、位相比
較出力がディジタル値で得られるものも、−度アナログ
値で得られた位相比較出力をＡ／Ｄ変換器を通してディ
ジタル値にする構成であり、いずれのものも、位相比較
回路部分がアナログ回路であるため、周囲温度、電源変
動の影響を受けやす（、それにより同期ループの性能、
例えば定常位相誤差の増大や出力シックの増大等を引き
おこすという欠点を有していた。
路がアナログ回路で構成されているものは勿論、位相比
較出力がディジタル値で得られるものも、−度アナログ
値で得られた位相比較出力をＡ／Ｄ変換器を通してディ
ジタル値にする構成であり、いずれのものも、位相比較
回路部分がアナログ回路であるため、周囲温度、電源変
動の影響を受けやす（、それにより同期ループの性能、
例えば定常位相誤差の増大や出力シックの増大等を引き
おこすという欠点を有していた。
本発明の目的は、周囲環境条件等の変化にかかわらず安
定な動作を行わせることができ、出カシツタ等の増大を
防止することのできる位相同期回路を提供することにあ
る。
定な動作を行わせることができ、出カシツタ等の増大を
防止することのできる位相同期回路を提供することにあ
る。
本発明の位相同期回路は、
入力クロック信号が供給される分周器と、制御入力とし
て供給されるディジタル値で出力周波数が変化し、その
発振出力を位相同期出力として取り出す可変発振器と、 可変発振器の出力が供給されるディジタル計数回路と、 新たな保持パルス信号が入力されるまでディジタルデー
タ値を保持する回路であって、前記分周器の出力が前記
保持パルス信号として供給され、前記ディジタル計数回
路の出力がデータ入力として供給され、ディジタル出力
を前記可変発振器へ制御入力として供給する保持回路と
を備えることを特徴としている。
て供給されるディジタル値で出力周波数が変化し、その
発振出力を位相同期出力として取り出す可変発振器と、 可変発振器の出力が供給されるディジタル計数回路と、 新たな保持パルス信号が入力されるまでディジタルデー
タ値を保持する回路であって、前記分周器の出力が前記
保持パルス信号として供給され、前記ディジタル計数回
路の出力がデータ入力として供給され、ディジタル出力
を前記可変発振器へ制御入力として供給する保持回路と
を備えることを特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路構成図である。第
１図に示すように、位相同期回路は、入力端子Ｔ、に印
加されるクロック信号を１／Ｎ１分周する分周器（分周
回路）工と、供給される後述の発振器の出力を１／Ｎ２
分周しそのディジタル値を出力するディジタル計数回路
２と、保持回路４と、発振器３とを備えている。出力端
子Ｔ０は位相同期出力を取り出すための端子である。
１図に示すように、位相同期回路は、入力端子Ｔ、に印
加されるクロック信号を１／Ｎ１分周する分周器（分周
回路）工と、供給される後述の発振器の出力を１／Ｎ２
分周しそのディジタル値を出力するディジタル計数回路
２と、保持回路４と、発振器３とを備えている。出力端
子Ｔ０は位相同期出力を取り出すための端子である。
分周器１の出力端子は保持回路４の保持パルス入力端子
と接続されていて、分周器１からの分周出力が保持パル
ス７として保持回路４に印加されるようになっている。
と接続されていて、分周器１からの分周出力が保持パル
ス７として保持回路４に印加されるようになっている。
保持回路４は、新たな保持パルス７が入力されるまでデ
ィジタルデータ値を保持する回路であり、そのディジタ
ル入力端子はディジタル計数回路２の出力端子と接続さ
れていてディジタル計数回路２の出力がディジタル入力
（保持回路入力データ）５として供給されるようになっ
ており、また、保持回路４のディジタル出力端子が発振
器３に接続されている。
ィジタルデータ値を保持する回路であり、そのディジタ
ル入力端子はディジタル計数回路２の出力端子と接続さ
れていてディジタル計数回路２の出力がディジタル入力
（保持回路入力データ）５として供給されるようになっ
ており、また、保持回路４のディジタル出力端子が発振
器３に接続されている。
発振器３は、ディジタル値で周波数が制御できる可変発
振器であり、その制御入力として上記保持回路４からの
ディジタル出力（保持回路出力データ）６が加えられる
ようになっている。かかる発振器３の出力は、出力端子
Ｔ０に送出されると共に、ディジタル計数回路２に入力
されるようになっており、これら発振器３、ディジタル
計数回路２、保持回路４によって同期ループが構成され
ている。
振器であり、その制御入力として上記保持回路４からの
ディジタル出力（保持回路出力データ）６が加えられる
ようになっている。かかる発振器３の出力は、出力端子
Ｔ０に送出されると共に、ディジタル計数回路２に入力
されるようになっており、これら発振器３、ディジタル
計数回路２、保持回路４によって同期ループが構成され
ている。
このように、本発明に従う位相同期回路は、入力クロッ
ク信号が供給される入力端子Ｔ＋を有し、分周器１と、
ディジクル計数回路２と、新たな保持パルス信号７が入
力されるまでディジタルデータ値を保持する保持回路４
と、ディジタル値で出力周波数が変化する可変発振器３
とで構成され、入力クロック信号のための入力端子Ｔ＋
を分周器１に接続し、その分周器出力を保持回路４の保
持パルス信号とし、保持回路４のディジタル出力６を可
変発振器３の制御入力とし、可変発振器３の出力を前記
ディジタル計数回路２に供給し、このディジタル計数回
路２の出力を保持回路４のデータ入力部に加えるように
している。
ク信号が供給される入力端子Ｔ＋を有し、分周器１と、
ディジクル計数回路２と、新たな保持パルス信号７が入
力されるまでディジタルデータ値を保持する保持回路４
と、ディジタル値で出力周波数が変化する可変発振器３
とで構成され、入力クロック信号のための入力端子Ｔ＋
を分周器１に接続し、その分周器出力を保持回路４の保
持パルス信号とし、保持回路４のディジタル出力６を可
変発振器３の制御入力とし、可変発振器３の出力を前記
ディジタル計数回路２に供給し、このディジタル計数回
路２の出力を保持回路４のデータ入力部に加えるように
している。
次に、第１図の構成について、第２図を参照して説明す
る。第２図は、第１図の各回路部分の動作波形をわかり
やすく表したもので、（ａ）〜（ｄ）は、それぞれ入力
端子Ｔ＋への入力、分周器１の出力、すなわち保持パル
ス７、発振器３の出力およびディジタル計数回路２の出
力を示している。
る。第２図は、第１図の各回路部分の動作波形をわかり
やすく表したもので、（ａ）〜（ｄ）は、それぞれ入力
端子Ｔ＋への入力、分周器１の出力、すなわち保持パル
ス７、発振器３の出力およびディジタル計数回路２の出
力を示している。
第１図において、入力端子Ｔ、に第２図（ａ）に示すご
とき入力が加えられているとすると、分周器１は入力信
号を１／Ｎ８分周して保持回路４の保持パルス７を出力
する。すなわち、第２図（ｂ）に示すように、入力クロ
フクパルスがＮ。
とき入力が加えられているとすると、分周器１は入力信
号を１／Ｎ８分周して保持回路４の保持パルス７を出力
する。すなわち、第２図（ｂ）に示すように、入力クロ
フクパルスがＮ。
個印加される毎にその分周出力として保持パルス７が得
られ、これが保持回路４に加えられる。
られ、これが保持回路４に加えられる。
一方、同期ループでは、保持回路４からのディジタル出
力６に応じて発振器３の発振周波数が制御されると共に
、その発振器３の出力がディジタル計数回路２に供給さ
れ、ディジタル計数回路２からの第２図（ｄ）に示すよ
うな出力が上記保持回路４に与えられている。ここで、
保持回路４は、既述したように、ディジタル人力５の値
を保持パルス７により保持するものであって、新たに保
持パルス７が入力されるまでディジクル人力５の値を保
持するものであり、また、発振器３は上記のようにディ
ジタル出力（ディジタル制御値）６の値により出力周波
数が変化するものであり、その出力はディジタル計数回
路２に入力され、これによって前述の保持回路４へのデ
ィジタル人力５の値を出力するようになっているから、
第２図（ｂ）。
力６に応じて発振器３の発振周波数が制御されると共に
、その発振器３の出力がディジタル計数回路２に供給さ
れ、ディジタル計数回路２からの第２図（ｄ）に示すよ
うな出力が上記保持回路４に与えられている。ここで、
保持回路４は、既述したように、ディジタル人力５の値
を保持パルス７により保持するものであって、新たに保
持パルス７が入力されるまでディジクル人力５の値を保
持するものであり、また、発振器３は上記のようにディ
ジタル出力（ディジタル制御値）６の値により出力周波
数が変化するものであり、その出力はディジタル計数回
路２に入力され、これによって前述の保持回路４へのデ
ィジタル人力５の値を出力するようになっているから、
第２図（ｂ）。
（ｄ）に示すように、保持回路４は、保持パルス７の入
力タイミングでディジタル入力５の値を保持することと
なり、発振器３はこの保持回路４の出力データに応じて
周波数が制御され、出力端子Ｔ０から位相同期出力が取
り出される。
力タイミングでディジタル入力５の値を保持することと
なり、発振器３はこの保持回路４の出力データに応じて
周波数が制御され、出力端子Ｔ０から位相同期出力が取
り出される。
第１図の構成による回路動作について、これをわかり易
く示せば、第３図の如き回路構成のものとなり、一般に
知られている位相同期回路と同等の動作をすることがわ
かる。ただし、第３図における位相比較回路（位相比較
器）８はディジタル回路であり、従来のように位相比較
器部分はアナログ回路ではなく、第１図の構成によれば
ディジクル回路に置き換えられていることになる。
く示せば、第３図の如き回路構成のものとなり、一般に
知られている位相同期回路と同等の動作をすることがわ
かる。ただし、第３図における位相比較回路（位相比較
器）８はディジタル回路であり、従来のように位相比較
器部分はアナログ回路ではなく、第１図の構成によれば
ディジクル回路に置き換えられていることになる。
このようにして、第１図の位相同期回路は、同期ループ
の中でアナログ回路部分を極力少なくして、はとんどデ
ィジタル動作とし、アナログ回路のもつ周囲条件変化に
よる動作点の変化をなくすことができるものであるから
、周囲温度、電源変動等があってもこれによる影響が従
来のようには大きくはなく、従って定常位相誤差、出カ
シツタ等の少ない極めて高い安定性を示す。
の中でアナログ回路部分を極力少なくして、はとんどデ
ィジタル動作とし、アナログ回路のもつ周囲条件変化に
よる動作点の変化をなくすことができるものであるから
、周囲温度、電源変動等があってもこれによる影響が従
来のようには大きくはなく、従って定常位相誤差、出カ
シツタ等の少ない極めて高い安定性を示す。
以上説明したように、本発明によれば、従来の位相同期
回路にあったアナログ回路部分をすべてディジタル回路
に置き換えることができ、したがって周囲環境条件の変
化に対しても非常に安定な動作を行わせることが可能で
あり、また、はとんどがディジタル回路で構成できるた
め、集積回路化による小型化も容易にできる効果がある
。
回路にあったアナログ回路部分をすべてディジタル回路
に置き換えることができ、したがって周囲環境条件の変
化に対しても非常に安定な動作を行わせることが可能で
あり、また、はとんどがディジタル回路で構成できるた
め、集積回路化による小型化も容易にできる効果がある
。
第１図は本発明の一実施例を示す回路構成図、第２図は
第１図の回路各部の動作波形を示す図、第３図は第１図
の構成の動作をわかり易く示すための図である。 １・゛・・・ ２・・・・ ３・・・・ ４・・・・ ５・・・・ ・分周器 ・ディジタル計数回路 ・発振器 ・保持回路 ・ディジタル入力（保持回路入力 データ） ６・・・・・ディジタル出力（保持回路出力データ） ７・・・・・保持パルス ８・・・・・位相比較回路（ディジタル値出力） ＴＩ ・・・・入力端子 Ｔｏ ・・・・出力端子 第１図
第１図の回路各部の動作波形を示す図、第３図は第１図
の構成の動作をわかり易く示すための図である。 １・゛・・・ ２・・・・ ３・・・・ ４・・・・ ５・・・・ ・分周器 ・ディジタル計数回路 ・発振器 ・保持回路 ・ディジタル入力（保持回路入力 データ） ６・・・・・ディジタル出力（保持回路出力データ） ７・・・・・保持パルス ８・・・・・位相比較回路（ディジタル値出力） ＴＩ ・・・・入力端子 Ｔｏ ・・・・出力端子 第１図
Claims (1)
- （１）入力クロック信号が供給される分周器と、制御１
入力として供給されるディジタル値で出力周波数が変化
し、その発振出力を位相同期出力として取り出す可変発
振器と、 可変発振器の出力が供給されるディジタル計数回路と、 新たな保持パルス信号が入力されるまでディジタルデー
タ値を保持する回路であって、前記分周器の出力が前記
保持パルス信号として供給され、前記ディジタル計数回
路の出力がデータ入力として供給され、ディジタル出力
を前記可変発振器へ制御入力として供給する保持回路と
を備えることを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179219A JPH0230218A (ja) | 1988-07-20 | 1988-07-20 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179219A JPH0230218A (ja) | 1988-07-20 | 1988-07-20 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230218A true JPH0230218A (ja) | 1990-01-31 |
Family
ID=16062019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179219A Pending JPH0230218A (ja) | 1988-07-20 | 1988-07-20 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6240104B1 (en) | 1997-06-16 | 2001-05-29 | Yazaki Corporation | Communication method and communication system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652936A (en) * | 1979-09-24 | 1981-05-12 | Yokogawa Hewlett Packard Ltd | Digital type phase lock loop circuit |
-
1988
- 1988-07-20 JP JP63179219A patent/JPH0230218A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652936A (en) * | 1979-09-24 | 1981-05-12 | Yokogawa Hewlett Packard Ltd | Digital type phase lock loop circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6240104B1 (en) | 1997-06-16 | 2001-05-29 | Yazaki Corporation | Communication method and communication system |
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