JPH0661992A - 位相ロックループ発振器を使用せずに直列に伝送されたデータを回復するための装置および方法 - Google Patents

Abstract

(57)【要約】 【目的】 位相ロックループを使用せず、直列に伝送さ
れたデータからデジタルデータを回復するための方法お
よび装置を提供する。 【構成】 前記方法および装置は、遷移を検出すると、
「１」を確立し、同時に遅延線を使用して第１の時間ル
ーラー期間を開始し、もし新しい遷移なしに前記第１の
時間ルーラーの満了が起こると、０としてデータビット
を確立することによって、得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は直列伝送されたデータからの
デジタルデータの回復のためのデータ分離装置および方
法に関する。

【０００２】

【関連出願】同時に出願され、同譲受人に譲渡された以
下の出願はここに引用によって援用される。

【０００３】１．「デジタル的に調整された時間遅延回
路」連続番号０７／９０１，３１２、出願日６／１９／
９２、発明者ビン・グオ（Bin Guo ）およびジェームス
・キュビネック（James Kubinec ）、ＡＭＤ事件番号Ａ
８６５。

【０００４】２．「ＤＣＤジッタを訂正する方法および
装置」連続番号０７／９０１，３６０、出願日６／１９
／９２、発明者ビン・グオおよびマイケル・ベーリン
（Michael Behrin）ＡＭＤ事件番号Ａ８６２。

【０００５】

【発明の背景】直列伝送２進調整波形からデジタルデー
タを正確に回復するための高度に複雑な受信器技術は以
前から開発されている。データの周波数つまりビット速
度が増加すると、送信器／受信器におけるおよび相互接
続リンクにおける構成要素の非対称の立上りおよび立下
り時間ならびに伝送媒体によって引起こされる、タイミ
ングジッタのようなノイズ源および別の源はデータ回復
回路に対するますますのより緊急の需要をもたらす。よ
り一般的に、先行技術において、受信器は伝送入来直列
データからのビットクロック速度の回復のための回路を
使用し、それから電圧制御された発振器（ＶＣＯ）を入
来直列データのビットクロック速度から得られる周波数
にロックする。普通、これはいわゆる位相ロックループ
（ＰＬＬ）を使用し、それは平均化および平滑化を使用
してＶＣＯと入来データとの間の位相または周波数にお
けるエラーを追跡し、ＶＣＯを訂正するためにこの平滑
化されたエラー信号を使用する。受信器回路はそれから
受信器のタイミングを制御し、特に入来直列データがサ
ンプリングされる時間を制御するＰＬＬ回復ビットクロ
ックを使用する。このサンプリング瞬間は「データアイ
の中心」として知られる。ジッタおよび非対称のノイズ
源によって、２値信号の状態は１レベルから他のレベル
の遷移の付近で最も不安定であると理解される。したが
って、そのようなノイズ源の存在下でも、データアイの
中心領域はデータが正しく信頼して読出される波形の領
域である。

【０００６】先行技術において、データ速度とＶＣＯ発
生ビットクロックの間のわずかな周波数差も統合されて
大きな位相エラーを結果としてもたらし、ゆえにアイの
中心でサンプリングはもはや起こらない。従来のＣＭＯ
Ｓにおいて、ＰＬＬ性能は１２５Ｍｂ／ｓ下での周波数
で一般的に良好である。先行技術のＰＬＬに関する別の
問題点は、ＰＬＬは一般的にキャパシタおよび別のひと
まとめのパラメータを含むアナログ回路において実現さ
れ、それは大規模集積回路において実現することが困難
または不可能であるということである。大規模集積回路
処理技術はアナログ線形回路とは対照的に、デジタル実
現化をたやすくは許容しない。

【０００７】デジタル位相ロックループは、米国特許第
４，５８４，６９５号および米国特許第４，８２１，２
９７号に見られるように公知である。これらの先行特許
技術は複数の多相クロックパルスを作り出すのに遅延線
を使用し、それからデータを読出すのに適切な位相を有
するクロックパルスを選択することを試みる。そのよう
な技術はアナログ制御またはビット速度で動く固定クロ
ックまたはマンチェスターエンコーディングのような特
別なデータコード化機構を必要とする。

【０００８】ビット速度クロックの回復またはＰＬＬの
使用を必要とせずに、高速度データ回復機能を実行する
すべてデジタルのデータ回復解決法の必要性が存在す
る。

【０００９】

【発明の概要】この発明の目的は、すべてデジタルの実
現で入来するデジタルデータの大変高速度の非直列化を
可能化することである。

【００１０】別の目的は、前記入来デジタルデータから
のビット速度でのクロックを回復することなく、入来デ
ジタルデータの非直列化を提供することである。

【００１１】別の目的は、位相ロックループを必要とせ
ずに非直列化を提供することである。

【００１２】さらなる目的は、標準デジタル集積回路形
式でたやすく実現され得るデータセパレータ実現化を提
供することである。

【００１３】概念的に、この方法およびこの方法を実行
するための装置は単純である。差動コード化とよばれる
ＮＲＺＩコード化データにおいて、すべての遷移は明ら
かに「１」と印を付けられ、いかなる変化、つまり遷移
も「０」に発生しない。したがって、そのようなデータ
を分離する際の問題は、「１」の間に幾つの「０」が発
生するかを正確に決定することである。０の数を決定す
るために、一連の等しい遅延装置からなる遅延線をこの
発明は提供し、ここでは各遅延装置は１／２Ｔ _b に等し
く、ここでＴ_b は伝送データクロックの期間である。マ
スタ時間ルーラー（ＭＴＲ）および標準時間ルーラー
（ＳＴＲ）を作り出すことによって、一連のそのような
遅延装置で、ジッタを説明し、かつＭＴＲおよびＳＴＲ
期間の満了期間の有効な数を決定することによって、０
の数を多義的に決定することが可能である。

【００１４】

【詳細な説明】図１を参照して、２進ＮＲＺＩ波形Ａが
典型的な立上り時間および立下り時間の非対称および理
想的な端縁位置に関する別のランダム位相関係つまりジ
ッタを備えて示される。上で波形が互いから等しく時間
において間を置かれ、波形の遷移の理想的端縁位置を記
す矢印が示される。データは差動コード化フォーマット
を使用して伝送され、論理レベルの１つが発生すると波
形が状態を変えることを意味し、つまりこの場合、論理
１が発生すると波形は状態を変え、ノン・リターン・ツ
ー・ゼロ・インバーテッド・オン・ワン（non-return-t
o-zero-inverted-on-one）（ＮＲＺＩ）と呼ばれる。上
に説明されたノイズ源のため、波形Ａにおけるジッタ
は、波形Ａを評価する遷移検出器が波形Ａの０交差で
「１」と記された非均等に間を置かれた出力パルスを発
生することを、引起こす。この０交差点位置は波形Ａの
下の位置矢印によって示される。波形Ａが状態を変化さ
せずにいくつかの理想的端縁位置に交差する部分を有す
るということにも注目されたい。これは、１つの０また
は複数の０が「０’ｓ」と記された波形Ｗ下に示される
領域において発生しなければならなかったということを
示す。

【００１５】図２を参照して、本出願人が「マスタ時間
ルーラー」（ＭＴＲ）および「標準時間ルーラー」（Ｓ
ＴＲ）と呼ぶ時間測定を使用する概念を説明する。波形
Ｂは垂直線５１ａによって示される理想的端縁位置の両
側に斜線区域を有する。この斜線区域は特定の端縁また
は遷移が、早いまたは遅いタイミングジッタがその端縁
に関連するとき発生し得る時間ブロックを表わす。区域
の幅（時間経過の長さ）は、タイミングジッタのピーク
ツーピークの値に依存し、ここでは２Ｔ_j 、５４として
示される。ビット期間Ｔ_b 、５５もまた示される。マス
タ時間ルーラー（ＭＴＲ）はＭＴＲ＝Ｔ_b ＋２Ｔ_j と規
定される。このＭＴＲ領域は遷移の発生からの時間の期
間であり、たとえば「１」であり、次のビットが０かど
うかを確信を持って判断し得る前に、経過することを許
容されなければならない。このシステムにおいて１を決
定するために、タイミングを取る必要はない。なぜなら
遷移はすべての１に関して発生するからである。ジッタ
を考慮せずに、すべての１が発生すると本出願人らはビ
ット決定を再開始する。したがって、本出願人らは
「１」の後の次のビットが０かどうか、かつ幾つの０が
連続するかを決定することのみが必要である。ＭＴＲ＝
Ｔ_b ＋２Ｔ_j を設定する。なぜなら前縁５１は最も早い
可能なジッタ条件で到着し、ＭＴＲは、次のビット遷移
は最も遅い可能なジッタ時間で発生するという可能性を
含むに違いないからである。さらに、ＳＴＲ＝Ｔ_b を規
定し、ここでＴ_b は入来データ周波数のビット期間であ
る。

【００１６】ＰＬＬを有さないデータ回復のための本出
願人の概念は、ＮＲＺＩデータにおける遷移を検出し、
各遷移を「１」として示し、もし次のビットが１ならば
いかなる遷移も包含するのに十分に長いＭＴＲを開始す
ることである。ＭＴＲの終りに、ＳＴＲの配列は開始さ
れ、本出願人はＭＴＲおよびＳＴＲを各「１」の間の
「０」の数を決定するために使用する。図２に関して、
ＭＴＲ、５６がビットの最も早い可能な端縁位置５１で
始まり、次のビットの最も遅い可能な端縁位置で終わる
場合を考慮されたい。さらにＭＴＲ５７が最も遅い可能
な端縁位置５３で始まり、次のビットに続くビットに属
する領域の境界で終わる場合の例を考察されたい。この
システムにおいて、「max １bit 」５９から「min ２bi
ts」５８を識別するために、以下のジッタ範囲仕様が当
てはまらなければならない。

【００１７】 Ｔ_max1bit ＜Ｔ_min2bit Ｔ_b ＋２Ｔ_j ＜２Ｔ_b −２Ｔ_j ４Ｔ_j ＜Ｔ_b Ｔ_j ＜０．２５Ｔ_b 図２はＭＴＲ５６およびＭＴＲ５７の間で開始されたＭ
ＴＲが２つの連続斜線部区域５０ａおよび５０ｂの間の
どこかで終わらなければならないということを示す。Ｓ
ＴＲはＴ_b に等しいように選択され、もしいかなる遷移
もその時間の間隔が終了する前に発生しなければ、ビッ
トは０に違いない。ＳＴＲはビットクロック速度を提供
する。

【００１８】本出願人の方法に従ってビットごとに決定
処理を示す図３を考察されたい。斜線部領域は図２でそ
うであったように理想的遷移時間について±Ｔ_j のジッ
タの最大範囲を示す。

【００１９】波形６０はある端縁が早く、ある端縁が遅
い直列入来データの部分を示す例示的波形である。第１
のビット決定６１から始まり、それは遷移または立上り
縁が検出されるため、データビット「１」として決定さ
れる。マスタ時間ルーラー（ＭＴＲ）時間測定は、遷移
が検出されたときに始まり、ＭＴＲ＝Ｔ_b ＋２＊Ｔ_jの
長さの間続く。この時間測定は、この例では最も早い可
能な位置と考えられる端縁で始まるので、ＭＴＲは以下
のビットのために斜線領域の最も遅い位置７０でちょう
ど終わるであろう。この点で、データビット「０」６２
は決定される、なぜならいかなる遷移も、もしあったと
したら遷移が発生しているはずの時間間隔の間、検出さ
れないからである。標準時間ルーラーチェックがそれか
ら開始され、ＳＴＲ＝Ｔ_b の間続く。再び、斜線領域に
対応する時間持続期間の間いかなる遷移も検出されず、
ゆえに後続のビット「０」が決定される。それから、デ
ータビット「１」に対応する別の遷移６３が検出され、
ゆえに遷移を検出しデータビット「１」をレジスタする
プロセスが繰返す。先に始められた標準時間ルーラーチ
ェックは、この検出のため、もはや有効ではなく、先に
述べられたように廃棄されなければならないということ
に注目されたい。「１」としてのデータビット６４の決
定はその後間もなく、先のＭＴＲの満了より前に生じ
た。ビット「１」６５の決定に加えて、先のＭＴＲチェ
ックもまた廃棄されなければならない。以下の２つのビ
ット６６および６７はＭＴＲの満了のすぐ後に、ビット
「０」６６が決定され、それから遷移が検出され、ビッ
ト「１」６７がレジスタされなければならないというこ
とを示す。実際、いかにこれらの２つのビットが近い
か、またはどれだけ許容可能かということは、データ速
度および回路技術または使用される速度に依存する。

【００２０】図４において、この発明の方法を表わすア
ルゴリズムが例示される。開始で、レジスタ設定ステッ
プ７１がビットポインタレジスタ図５、２２、を０にリ
セットし、それは非直列化された出力データにおけるビ
ット位置の追跡をし続ける。

【００２１】次に、遷移が発生したかどうか見極めるた
めに遷移検出器出力が評価される、７４。もし検出され
なければ、ループは８５および７３を介して繰返す、な
ぜならいかなる時間ルーラーもこの点で開始していない
からである。もし遷移が検出されると、データ決定レジ
スタにおける現ビット（この点での第１のビット）が１
に設定され、７６、ステップ７５において先の時間ルー
ラー（この点ではなし）は廃棄され、新しい時間ルーラ
ー（ＭＴＲ）が開始する。同時に、遅延７７の後、ビッ
トポインタは増分され、７８、もし決定されたビットの
数が決定レジスタステップ７９を満たさなければ（この
場合のように）、制御ループは、新しい遷移が発生した
かどうか、および現時間ルーラーが満了されるかどうか
をチェックするために戻る。もし新しい遷移が検出され
るならば、上のプロセスはデータ決定レジスタが満たさ
れたときを除いて繰返す。もし現時間ルーラーが満了す
る前に、７３、いかなる遷移も検出されなければ、ビッ
トポインタ７８はデータ決定レジスタの現ビットを設定
することなく進められる。これはそのビットのためにデ
ータ決定レジスタにおいて０が記録されることを結果と
してもたらすであろう。同時に、後続の標準時間ルーラ
ーは開始し、８６、制御ループは遷移検出が評価される
同じ点１００に戻る。データ決定レジスタが満たされた
場合７９、出力レジスタは、遅延８０の後、データ決定
レジスタからロードされる８１。次に、制御ループは遅
延８２の後データ決定レジスタをリセットするために戻
り、新しい遷移の検出および時間ルーラー満了のチェッ
クが繰返す。

【００２２】すべてデジタルの実現化における本発明の
好ましい実施例は概略的に図５に示される。

【００２３】もしデータストリームにおけるいずれかの
２つの連続的端縁のピークツーピークのジッタが、ビッ
ト期間時間の±２５％を越えるならば、回路設計は直列
インデータをそれが遷移検出器１１に与えられる前にプ
リコンデショナー回路１０に通過させなければならな
い。この説明のために、プリコンデョナー回路１０を説
明しない、なぜならプリコンデショナーはこの発明の一
部をなさないからである。これらの目的のため、ジッタ
はビット期間時間の±２５％を越え得ないと仮定する。

【００２４】直列データインにおけるすべての遷移に関
して、狭いパルスが出力ＴＤＯで遷移検出器１１におい
て作り出されるであろう。タイミング信号のいくつかは
この狭いパルスに依存する。それらは以下の通りであ
る。

【００２５】１．ＴＤＯパルスは同時にＮＡＮＤゲート
２６−３０に送られる。各ゲートはその別の入力でビッ
トポインタシフタ（ＰＮＳ）２２の異なった段へ接続さ
れる。現在「１」状態であるレジスタ２２のどのビット
でもゲートされ、データ決定レジスタ（ＤＤＲＥＧ）に
おける対応するビットを「１」に設定する。ＢＰＳ２２
はそのレジスタを介して「１」を１回に１ビットずつシ
フトし、選択された幅の並列出力において現ビット位置
を示す。先の説明を想起すると、直列入来データにおけ
る「１」遷移は即座に回復されたデータにおいて１を設
定する。

【００２６】２．ＴＤＯは時間遅延７７にもまた送ら
れ、データ「１」がＤＤＲＥＧ２４においてラッチされ
るのを許容するのに十分な遅延の後、ＯＲゲート４５を
介して時間遅延７７の出力はシフトコマンドＳＨＩＦを
ＢＰＳ２２に発生し、ビットポインタを次のビットに動
かす。

【００２７】３．さらにＴＤＯは遅延列１−９を下方に
伝わる狭いパルスを開始する。 ４．ＴＤＯは続いて説明される経路セレクタフリップフ
ロップ１２をリセットし、 ５．ＴＤＯはパルスシンク機能を開始し、その回路は破
線によって輪郭を描かれた区域１８にある。パルスシン
ク回路の機能は、遅延列において依然伝わっているかも
しれない先のパルスを廃棄することである。シンキング
機能は最近のパルスが列においてＤ１に到着するとき最
近のパルスを干渉しないように時間内に完了されなけれ
ばならない。

【００２８】時間ルーラー機能、マスタ時間ルーラーお
よび標準時間ルーラーは図５に開示されたように、１／
２ビット時間遅延素子を一緒に接続することによって与
えられる。データビット「０」レジストレーション（re
gistration）は以下のように完了される。

【００２９】もしいかなる狭いパルスも最も最近のパル
スがＤ１（またはＤ２、Ｄ３、もしくはＤ４）に到着す
るより前にＴＤＯで見られなければ、それは時間ルーラ
ーが別の遷移を探している間に完了したことを示す。も
しそうであるならば、「０」は現ビットに関してレジス
タされる。これは、「１」をデータ決定レジスタ（２
４）の対応するビットにロードすることなく、回転する
ビットポインタシフタ（ＢＰＳ）２２を次のビットに単
に進めることによって完了される。５ビットの後、ＢＰ
Ｓ２２が「１」をコネクタ４７を介して入力に再びシフ
トすると、遅延８０を介して並列出力レジスタ（２５）
をストローブし、データをデータ決定レジスタにラッチ
し、それから時間遅延８２を介してデータ決定レジスタ
２４のリセットを線４０を介してＡＮＤゲート３１およ
びリセットＲに戻すことを引起こす。

【００３０】遅延素子１から３はＭＴＲを形成し、一方
で遅延素子４−５はＳＴＲ−１を形成し、素子６−７は
ＳＴＲ−２を形成し素子８−９はＳＴＲ−３を形成す
る。狭いパルスがスイッチ１３を通過した後、フリップ
フロップ１２はパルスがＤ４に到着する前に、オープン
スイッチ１３およびクローズスイッチ１４を切換えるよ
うにされる。スイッチコマンドはパルスがＤ３およびＤ
４の間にあるとき来る。この回路はもし４つ以上の０が
１行に発生するときにのみ必要とされる。このスイッチ
は、もし４つ以上の連続的０が存在するならば、ＳＴＲ
遅延が再使用されることを許容する。

【００３１】パルスシンク機能回路１８はフリップフロ
ップ１９および２０ならびに５つのスイッチＳＷ３−Ｓ
Ｗ７によって実現される。新しい遷移が検出されると、
新しいマスタ時間ルーラーが開始されなければならず、
先の時間ルーラーは中断される。この中断は１ビット期
間の期間中、パルスがポイントＤ１からＤ４に到着した
ときはいつでもパルスを接地することによって達成され
る。

【００３２】いずれかの２つの連続的遷移の間の最小時
間は５０％全ピークツーピークジッタ仮定に基づくビッ
ト期間の半分に等しいまたはそれ以下では有り得ないの
で、いかなるパルスも半ビット期間より近くなり得な
い。したがって、いかなる２つのパルスもどの時間の瞬
間にも１単位遅延素子内に有り得ない。ゆえに、１ビッ
ト時間の間遅延出力Ｄ１からＤ４を接地することによっ
て、先のパルスは遅延列から取除かれるということを確
実にする。

【００３３】図５のシステムの性能は、基本的遅延素子
における時間遅延の正確さに依存する。この実現化にお
いて使用される遅延素子１から９の各々は、すべての遅
延装置に与えられる線１０００上のデジタルコマンド制
御コードに応答して調整可能である。単位遅延回路およ
びそれらの制御はこの発明の一部ではないが、「デジタ
ル的に調整された時間遅延回路」と表題を付けられた同
時係属中の参照特許出願において、説明され請求されか
つ引用によって援用される。図６を参照して、１／２Ｔ
_b 遅延１から９の各々を提供する単位遅延回路が示され
る。非集積回路実現化において単位遅延１−９は、外部
制御信号を必要としない自己調整装置であり得る。

【００３４】好ましい実施例において、図５の受信器
は、さらに送信器も含む集積回路の一部であり、つまり
「デジタル的に調整された時間遅延回路」と表題を付け
られた関連出願である。送信器において時間遅延調整の
ために発生されたデジタルコマンドコードは、線１００
０、図５、によって受信器に与えられるであろう。ＩＣ
回路は同じ温度でかつ同じときに同一のプロセスを使用
して製造されるため、送信器遅延装置のためのデジタル
コマンドコードは小さなエラーの範囲内で受信器遅延ユ
ニットに関して正しいであろう。要求される正確さがそ
のようなエラーを許容しない場合もあり得ることが認識
される。そのような場合、線１０００におけるデジタル
コマンドコードは、入来データから直接得られるべきで
ある。代替案が図５においてデジタルコマンドコードの
ソースの選択を可能化する時間ルーラー制御ブロックへ
の、信号プリコンデショナー回路１０からの出力バス１
０００として例示される。

【００３５】単位遅延装置１から９の実際の遅延の時間
および入来直列データのビット間隔の間、常に有限エラ
ーがある。しかしながら、各検出された「１」は時間ル
ーラーをリセットするため、このエラーは先行技術のＰ
ＬＬシステムにおけるように、多くのパルスにわたって
統合されない。実際、ファイバ・ディストリビューテッ
ド・データ・インターフェース（Fiber Distributed Da
ta Interface）（ＦＤＤＩ）規格の４Ｂ／５Ｂコードの
ような、疑似−ＤＣバランス制御コードにおいて、デー
タ配列におけるいずれかの２つの連続的な遷移の間の最
大間隔は３ビットに制限される。いずれかの２つの連続
的遷移の間に３ビット間隔以上のものが発生しないその
ようなシステムでの使用に関して、スイッチ１３および
１４が、ある線の状態を表わす記号を受取るときのみ使
用される。

【００３６】この出願の発明は正確なデータ回復のため
に必要な回路および方法のすべてを開示するのではな
く、時間ジッタの間「１」および「０」の配列の正しい
回復を決定する回復問題の部分を対処するということが
注目される。デジタルデータが正しく回復され、非直列
化された後、後続のバイトアラインメントがバイトクロ
ック速度で実行され得る。種々の機構がバイトまたはフ
レームアラインメントを確立するためにこの発明ととも
に使用され得る。この発明は例示的分析目的のためにＮ
ＲＺＩコード化データを使用するということにもまた注
目される。ＮＲＺまたは別のコード化機構にコード化さ
れたデータは、この発明に従って、修正されたステップ
で回復されてもよく、または標準フォーマット変換が続
くＮＲＺＩコード化データとして回復されてもよい。

【００３７】説明された実施例はこの発明を制限すると
意図されず、例示目的のためにベストモードとして表わ
される。多くの修正および変更が可能である。この発明
の範囲は前掲の特許請求の範囲によって決定されると意
図される。

【図面の簡単な説明】

【図１】直列２進ＮＲＺＩデータフォーマットでジッタ
を例示するタイミング図である。

【図２】入来データストリームに関するマスタ時間ルー
ラー（ＭＴＲ）および標準時間ルーラー（ＳＴＲ）を例
示する図である。

【図３】時間ルーラーを使用してビットごとの決定を示
すタイミング図である。

【図４】この発明に従って使用されるアルゴリズムのフ
ローチャート図である。

【図５】５ビットデータ記号で出力を与えるための本発
明の実施例のブロック図である。

【図６】好ましい時間遅延素子の実施例のブロック図で
ある。

【図７】好ましい時間遅延素子の実施例のブロック図で
ある。

【符号の説明】

１０ 信号プリコンディショナー １１ 遷移検出器 １２ 経路セレクタフリップフロップ ２２ ビットポインタシフタ ２４ データ決定レジスタ ２５ 並列出力レジスタ ４５ ＯＲゲート ７７ 時間遅延の出力

Claims (13)

【特許請求の範囲】
1. 【請求項１】 位相ロックループ発振器を使用せずに入
   来２進データの直列列からビットクロック期間を有する
   データを回復するための装置であって、 （ａ） 遅延回路と、 （ｂ） 入来データの直列列を電気的に分析し、入来デ
   ータの前記列において、一方の２値状態から他方への変
   化の発生の時間を記す第１の信号出力を提供するための
   遷移検出器手段と、 （ｃ） 前記第１の信号の前記発生に同時にかつ即座に
   応答し、前記遅延回路にパルスを発する手段とを含み、 （ｄ） 前記遅延回路は複数の遅延装置素子に直列接続
   され、各前記遅延装置は前記ビットクロック期間の２分
   の１に等しい時間だけそこを通過する前記パルスへの遅
   延を引起こし、さらに （ｅ） 前記第１の信号の発生によって開始された各期
   間に１状態を割当て、前記第１の信号のいずれも前記遷
   移検出手段によってその間発せられない遅延装置素子を
   介して前記発せられたパルスの通過によって確立された
   各期間に０状態を割当てることによって、前記直列列に
   おける各ビットの２値状態を連続的に決定する手段と、 （ｆ） 非直列化された２進配列として前記連続的に決
   定された１および０をストアする手段とを含む、装置。
2. 【請求項２】 前記第１の信号の発生に応答し、同前記
   第１の信号に応答して前記遅延回路に発せられたパルス
   を妨害することなく、前記遅延回路におけるそのときの
   すべてのパルスを廃棄するための手段を含む、請求項１
   に記載の装置。
3. 【請求項３】 前記直列列における各ビットの２進状態
   を連続的に決定するための前記手段は、 前記直列列においてビットのブロックの値を連続的に確
   立するためのデータ決定手段を含み、 ａ．ビットポインタを含み、ビットの前記ブロックにお
   ける各ビットに１段、Ｎ段を含み、前記ビットポインタ
   はシフトコマンド入力を有し、さらに ｂ．前記単位遅延素子出力は前記ビットポインタに接続
   され、前記ビットポインタは前記第１の信号の発生によ
   ってまたは前記単位遅延素子の出力でのパルスの発生に
   よって次のビットに進まされ、前記マスタ時間ルーラー
   または標準時間ルーラーに等しい時間の経過に注目す
   る、請求項２に記載の装置。
4. 【請求項４】 すべての前記単位遅延素子出力はＯＲゲ
   ートに結合され、前記ＯＲゲート出力は前記ビットポイ
   ンタの前記シフタコマンド入力に結合される、請求項３
   に記載の装置。
5. 【請求項５】 前記データ決定手段は前記決定されたビ
   ット配列をストアするためのデータ決定レジスタを含
   み、前記データ決定レジスタはＮ段のレジスタであり、
   各前記Ｎ段の前記データ決定レジスタはセット入力端子
   を有し、さらに、 複数のＡＮＤゲートを含み、各前記ＡＮＤゲートは複数
   の入力および出力を有し、前記ＡＮＤゲートの各々の出
   力は前記データ決定レジスタの前記セット入力端子に接
   続され、前記ＡＮＤゲートの各々の前記入力の１つは前
   記遷移検出器出力に接続される、請求項３に記載の装
   置。
6. 【請求項６】 高速度２進ＮＲＺＩデータの直列列にお
   ける１および０の配列を多義的に確立する方法であっ
   て、 前記直列列において遷移を検出すると、前記配列におい
   て発生する１にデータビットを確立するステップと、 第１の時間ルーラーを即座に開始するコマンドとして遷
   移の前記検出を使用するステップとを含み、前記第１の
   時間ルーラー期間は１期間の、マスタ時間ルーラー（Ｍ
   ＴＲ）であり、さらに、 前記ＭＴＲの満了の前に前記直列列においていかなる新
   しい遷移も検出されなければ、前記ＭＴＲの満了が発生
   すると、第１のデータビットを０に確立するステップ
   と、 標準時間ルーラー（ＳＴＲ）である第２の時間期間を即
   座に開始するコマンドとして前記第１の時間ルーラーの
   満了を使用するステップと、 前記ＭＴＲと前記ＳＴＲの満了の間に前記直列列におい
   ていかなる新しい遷移も検出されなければ、前記ＳＴＲ
   の満了が発生すると第２の０を確立するステップとを含
   む、方法。
7. 【請求項７】 前記ＭＴＲ期間は３つの単位遅延線にパ
   ルスを発することによって始められ、第１の前記ＳＴＲ
   は前記ＭＴＲが満了すると、２つの単位遅延線にパルス
   を発することによって開始される、請求項６に記載の方
   法。
8. 【請求項８】 第２の前記ＳＴＲ期間は前記第１のＳＴ
   Ｒ期間が満了すると、２段単位遅延にパルスを発するこ
   とによって開始される、請求項７に記載の方法。
9. 【請求項９】 第１の遅延線ではなく前記単位の遅延線
   にまだ存在するパルスは、高速度２進データの前記直列
   列において、遷移の検出の発生に即座に応答しパージさ
   れる、請求項８に記載の方法。
10. 【請求項１０】 前記遅延装置は遅延において調整可能
    である、請求項１に記載の装置。
11. 【請求項１１】 前記遅延装置素子の前記遅延調整はデ
    ジタルコマンドコードに応答する、請求項１０に記載の
    装置。
12. 【請求項１２】 前記遅延装置はその遅延において調整
    可能である、請求項２に記載の装置。
13. 【請求項１３】 前記遅延装置の前記遅延調整はデジタ
    ルコマンドワードに応答可能である、請求項１２に記載
    の装置。