JPH01171331A

JPH01171331A - タイミング信号発生回路

Info

Publication number: JPH01171331A
Application number: JP62335181A
Authority: JP
Inventors: Shinichi Fujiyoshi; 新一藤吉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-25
Filing date: 1987-12-25
Publication date: 1989-07-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕例えば衛星通信装置の機能試験を行なうシミュレータに
組み込まれるタイミング信号発生回路に関し、オペレータの手間を低減すると共に、回路規模を大きく
することなく柔軟性のあるタイミング信号発生回路を提
供することを目的とし、一方にタイミング信号を生成す
るための情報が書き込まれるときに、他方から、古き込
まれた情報が読み出される２つの格納手段と、２つの格
納手段について、書込みの行なわれる格納手段と、読出
しの行なわれる格納手段とを交互に切り替える切替え手
段と、切替え手段により書込みと指定された格納手段に
対して、タイミング信号を生成するための情報の書込み
を行なう書込み手段と、切替え手段により読出しと指定
された格納手段に対して、書き込まれた情報の読出しを
行なう読出し手段とを具えるように構成する。

〔産業上の利用分野〕

本発明は、タイミング信号発生回路に関し、例えば、衛
星通信装置の機能試験を行なうシミュレータに組み込ま
れるタイミング信号発生回路に関するものである。

〔従来の技術］現在の衛星通信においては、複数の地球局（従局）のそ
れぞれが１つの通信衛星を介して、主となる基準局の制
御のもとで、他の地球局と直接通信を行なうことができ
る。複数の地球局が１つの通信衛星を介して他の地球局
と通信を行なうことを多元接続というが、これは衛星通
信方式の１つの特徴となっている。

このとき、例えば、１つの基準局に対して２１０個の地
球局が接続されるが、他の一般の装置と同様、新たに地
球局もしくは基準局が開設されるときには、通信が正常
に行なわれるか試験される必要がある。

上述した試験を行なうための装置として、通信シミュレ
ータが導入されており、この装置により、基準局と地球
局間でやりとりされる通信データの抽出、検査が行なわ
れ、装置が評価される。

ところで、この基準局と地球局間でやりとりされる通信
データはフレーム構成となっており、その抽出には多種
類のタイミング信号が必要となる。

従って、通信シミュレータ内部には、この多種類のタイ
ミング信号を生成するための回路が組み込まれている。

従来、この多種類のタイミング信号を生成する方法とし
ては、ＲＯＭにタイミング信号を生成する情報を書き込
んでおいて、それを読出して生成する方法や、ゲート素
子とスイッチにより論理回路を形成して、その回路によ
りタイミング信号を生成する方法が一般的であった。

〔発明が解決しようとする問題点〕

ところで、上述した従来方式にあっては、例えば、ＲＯ
Ｍを用いたとすると、多種類のタイミング信号を生成す
るためには、タイミング信号を生成する情報が書き込ま
れた多数のＲＯＭが必要となり、その都度ＲＯＭを交換
する必要があった。

また、その交換を行なうために試験を中断しなければな
らなかった。

一方、ゲート素子とスイッチにより論理回路を形成して
タイミング信号を生成する方法では、多種類のタイミン
グ信号を生成しようとすると回路規模が大きくなってし
まった。

更に、いずれの方法においても、新たなタイミング信号
を生成させようとするときの修正が用意ではなく、柔軟
性がないという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、オペレータの手間を低減すると共に、回路規模を
大きくすることなく柔軟性のあるタイミング信号発生回
路を提供することを目的としている。

〔問題点を解決するための手段〕

第１図は、本発明のタイミング信号発生回路の原理ブロ
ック図である。

図において、２つの格納手段１１１は、一方にタイミン
グ信号を生成するための情報が書き込まれるときに、他
方から、書き込まれた情報が読み出される。

切替え手段１１３は、２つの格納手段１１１に対して、
書込みの行なわれる格納手段１１１と、読出しの行なわ
れる格納手段１１１とを交互に切り替える。

書込み手段１１５は、切替え手段１１３により書込みと
指定された格納手段１１１に対して、タイミング信号を
生成するための情報の書込みを行なう。

読出し手段１１７は、切替え手段１１３により読出しと
指定された格納手段１１１に対して、書き込まれた情報
の読出しを行なう。

従って、全体として、２つの格納手段１１１において、
一方にタイミング信号を生成するための情報が書き込ま
れるときに、他方から、書き込まれた情報が読み出され
るように構成されている。

〔作　用〕

本発明にあっては、切替え手段１１３による切り替えに
より、２つの格納手段１１１について、一方にタイミン
グ信号を生成するための情報を書き込むときに、他方か
ら、書き込まれた情報を読み出すことにより、オペレー
タの手間を低減すると共に、回路規模を大きくすること
なく柔軟性を持たせることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例におけるタイミング信号発
生回路の構成を示す。

■　　　１と　１゛との・心　、ここで、本発明の実施例と第１図との対応関係を示して
おく。

２つの格納手段１１１は、ＲＡＭ　（Ａ面）２１９、Ｒ
ＡＭ　（Ｂ面）２２１に相当する。

切替え手段１１３は、ＣＰＵ２１０に相当する。

書込み手段１１５は、ＣＰＵ２１０．　　レジスタ２１
５、セレクタ２１７．スリーステートバッファ２２５に
２相当する。

読出し手段１１７は、レジスタ２１５．セレクタ２１７
．カウンタ２２３．スリーステートバッファ２２５．フ
リップフロップ２２７に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

ニー実益±Ω且底第２図において、タイミング信号発生回路は、データ書
込み時の制御を行なうＣＰＵ２１０と、バスインタフェ
ース２１１と、チップセレクト信号生成回路（Ｃ３ＧＥ
Ｎ）２１３と、書込み／読出しの切り替え制御信号を出
力するレジスタ２１５と、読出しアドレスと書込みアド
レスとのどちらか一方を選択する２個のセレクタ２１７
１゜２１７□と、ＲＡＭ　（Ａ面）２１９と、ＲＡＭ　
（Ｂ面）２２１と、書込みアドレスを生成するカウンタ
２２３と、情報を遮断したり通過させたりする４個のス
リーステートバッファ２２５Ｉ〜２２５４と、フリップ
フロップ２２７とを具えている。

ＣＰＵ２１０からの２０本のアドレスバスは、バスイン
タフェース２１１に入力され、その出力はアドレスライ
ンとしてチップセレクト信号生成回路２１３．セレクタ
２１７．．２１７□に入力される。ＣＰＵ２１０からの
８本のデータバスはバスインタフェース２１１に入力さ
れ、その出力はデータラインとしてレジスタ２１５と、
スリーステートバッファ２２５．およびスリーステート
バッファ２２５□の入力端子Ａとに入力される。

ＣＰＵ２１０からの制御信号は、バスインタフェース２
１１を介してチップセレクト信号生成回路２１３、　Ｒ
ＡＭ　（Ａ面）２１９．ＲＡＭ（Ｂ面）２２１に入力さ
れる。

チップセレクト信号生成回路２１３の出力はレジスタ２
１５に入力されると共に、生成されたチップセレクトの
信号がＲＡＭ　（Ａ面）２１９およびＲＡＭ　（Ｂ面）
２２１の各チップに供給される（図示せず）。

外部からの１．５４４ＭＨｚのクロックが、カウンタ２
２３およびフリップフロップ２２７のクロック端子ＣＫ
に供給され、また、外部からのリセット信号がレジスタ
２１５およびカウンタ２２３のリセット端子に供給され
る。カウンタ２２３の出力は、セレクタ２］、７．．２
１７□に入力される。

レジスタ２１５の出力Ｑは、セレクタ２１７１と、スリ
ーステートバッファ２２５□およびスリーステートバッ
ファ２２５４の制御信号端子Ｇに入力され、出力ｄは、
セレクタ２１７□と、スリーステートバッファ２２５□
およびスリーステートバッファ２２５３の制御信号端子
Ｇとに入力される。

セレクタ２１７．の出力はＲＡＭ　（Ａ面）２１９に入
力され、セレクタ２１７□の出力はＲＡＭ（Ｂ面）２２
１に入力される。

スリーステートバッファ２２５．の出力ＹはＲＡＭ　（
Ａ面）２１９およびスリーステートバッファ２２５３の
入力端子Ａに入力され、スリーステートバッファ２２５
□の出力ＹはＲＡＭ　（Ｂ面）２２１およびスリーステ
ートバッファ２２５４の入力端子Ａに入力される。スリ
ーステートバッファ２２５３およびスリーステートバッ
ファ２２５４の出力Ｙはフリップフロップ２２７に入力
され、フリップフロップ２２７の８本の出力信号はタイ
ミング信号として外部に供給される。

−１−ＪΩ五例ｏｉ児作上述したように構成されるタイミング信号発生回路につ
いて、第２図を参照してその動作を以下に述べる。

例えば、ＲＡＭ　（Ａ面）２１９にタイミング信号を生
成するデータを書込み、ＲＡＭ　（Ｂ面）２２１から書
き込まれたデータを読み出す場合を説明する。

この場合、ＣＰＵ２１０の制御により、ＲＡＭ（Ａ面）
２１９に入力されている書込み制御信号およびＲＡＭ　
（Ｂ面）２２１に入力されている読出し制御信号がアク
ティブとなっている。

チップセレクト信号生成回路２１３は、アドレスライン
から供給されるアドレスデータと制御信号のうちのＲＡ
　Ｍ　ＲＭ域を指定する制御信号から、ＲＡＭのチップ
を選択する信号を生成すると共に、入力される読出しお
よび書込みの制御信号をレジスタ２１５に供給する。レ
ジスタ２１５は入力される読出しおよび書込みの制御信
号に応じて、その出力Ｑおよびｄを決定する。出力Ｑは
セレクタ２１Ｌ、　スリーステートバッファ２２５．、
　スリーステートバッファ２２５４に制御信号として人
力され、出力ｄはセレクタ２１７□、スリーステートバ
ッファ２２５□、２２５．に制御信号として入力されて
いる。また、セレクタ２１７＋。

２１７□には、それぞれバスから入力される書込みアド
レスおよびカウンタ２２３で生成される読出しアドレス
が入力されている。

そこで、ＲＡＭ　（Ａ面）２１９にデータを書込み、Ｒ
ＡＭ　（Ｂ面）２２１からデータを読み出す場合は、セ
レクタ２１７．は、入力される制御信号（レジスタ２１
５の出力Ｑ）により、バスから入力される書込みアドレ
スを選択しＲＡＭ　（Ａ面）２１９に供給する。また、
セレクタ２１７□は、入力される制御信号（レジスタ２
１５の出力ｄ）により、カウンタ２２３で生成される読
出しアドレスを選択しＲＡＭ　（Ｂ面）２２１に供給す
る。

更に、この場合には、スリーステートバッファ２２５、
は、レジスタ２１５の出力Ｑを制御信号として受けてデ
ータの通過状態になっており、スリーステートバッファ
２２５３は、レジスタ２１５の出力ｄを制御信号として
受けてデータの遮断状態（ハイインピーダンス）になっ
ている。

この状態で、データラインよりデータが入力されると、
そのデータはスリーステートバッファ２２５、を通過し
、ＲＡＭ　（Ａ面）２１９において、セレクタ２１７□
を介してアドレスラインにより入力されたアドレスの領
域に格納される。このとき、スリーステートバッファ２
２５１を通過したデータはスリーステートバッファ２２
５３にも入力されるが、スリーステートバッファ２２５
３はレジスタ２１５の出力ｄにより遮断状態になってい
るので、そのデータはフリップフロップ２２７に入力さ
れない。

一方、カウンタ２２３では、クロックの供給を受けて計
数動作が行なわれており、その値が読出しアドレスとし
てセレクタ２１７□を介してＲＡＭ（Ｂ面）２２１に供
給されている。また、ＲＡＭ（Ｂ面）２２１には、アク
ティブな読出し制御信号が入力されており、読出し可能
な状態となっている。

スリーステートバッファ２２５□は、レジスタ２１５の
出力ｄを制御信号として受けてデータの遮断状態になっ
ており、スリーステートバッファ２２５４は、レジスタ
２１５の出力Ｑを制御信号として受けてデータの通過状
態になっている。従って、入力されるアドレスに格納さ
れたデータが、ＲＡＭ　（Ｂ面）２２１から読み出され
、通過状態にあるスリーステートバッファ２２５４を介
してフリップフロップ２２７に入力される。なお、この
ときスリーステートバッファ２２５□は遮断状態になっ
ているので、その出力はスリーステートバッファ２２５
４に影響を与えない。フリップフロップ２２７に入力さ
れたデータは、入力されるクロックに同期して順に出力
されタイミング信号１〜８を形成する。

これにより、ＲＡＭ　（Ａ面）２１９にデータを書き込
むと同時にＲＡＭ　（Ｂ面）２２１よりデータを読み出
す動作が行なわれる。また、逆に、ＲＡＭ　（Ｂ面）２
２１にデータを書き込み、ＲＡＭ（Ａ面）２１９からデ
ータを読み出す場合は、ＣＰＵ２１０からの制御信号に
よりレジスタ２１５の出力が反転することにより、全体
の動作が読出しと書込みについて逆となる。そこで、こ
のＲＡＭ（Ａ面）２１９およびＲＡＭ　（Ｂ面）２２１
についての書込み／読出しの動作を交互に切り替えるこ
とにより、連続的に多種類のタイミング信号が生成され
る。

次に、ＲＡＭに書き込むデータについて具体的に説明す
る。第３図に、書込みデータの一例と、それにより生成
されるタイミング信号を示す。

例えば、タイミング信号３として４ＫＨｚの信号を出力
させる場合は、ＲＡＭ領域の１バイト８ビツトのうちの
ビット２が、その信号用の領域となる。第３図に示すよ
うに、フリップフロップ２２７に入力されるクロックが
１．５４４ＭＨｚであるので、ＲＡ　Ｍ　領域のビット
２は、３８６バイトごとにデータ“１”を格納し、他は
データ“０″を格納しておく。

従って、このように格納されたデータを、１．５４４Ｍ
Ｈｚのクロックに同期させて順に読み出せば、４ＫＨｚ
の周期でパルスを発生するタイミング信号が生成される
。

■、　　　１のまとめこのように、２面ＲＡＭを構成し、一方のＲＡＭにタイ
ミング信号が生成するためのデータを書き込んでいると
きに、他方のＲＡＭから書き込まれたデータを読み出す
ことを交互に繰り返すことにより連続的にタイミング信
号を生成する。

従って、オペレータの手間を低減すると共に、回路規模
を大きくすることなく柔軟性を持たせることができる。

■、　　　　Ｂ　の　　・　ノ　となお、上述した本発明の実施例にあっては、２つの格納
手段として２面ＲＡＭを採用したが、こ　１れに限られ
ることはなく、ＲＡＭと同程度に高速に書込み／読出し
の行なえるデバイスであれば他のものであってもよい。

また、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、切替え手段による切
り替えにより、２つの格納手段について、一方にタイミ
ング信号を生成するための情報を書き込むときに、他方
から、書き込まれた情報を読み出すことにより、オペレ
ータの手間を低減すると共に、回路規模を大きくするこ
となく柔軟性を持たせることができるので、実用的には
極めて有用である。

【図面の簡単な説明】

第１図は本発明のタイミング信号発生回路の原理ブロッ
ク図、第２図は本発明の一実施例によるタイミング信号発生回
路の構成ブロック図、第３図は書込みデータと生成されるタイミング信号の説
明図である。図において、１１１は格納手段、１１３は切替え手段、１１５は書込み手段、１１７は読出し手段、２１０はＣＰＵ、２１１はバスインタフェース、２１３はチップセレクト信号生成回路、２１５はレジス
タ、２１７はセレクタ、２１９はＲＡＭ　（Ａ面）、２２１はＲＡＭ　（８面）、２２３はカウンタ、２２５はスリーステートバッファ、２２７はフリップフロップである。

Claims

【特許請求の範囲】一方にタイミング信号を生成するための情報が書き込ま
れるときに、他方から、書き込まれた情報が読み出され
る２つの格納手段（１１１）と、２つの前記格納手段（
１１１）について、書込みの行なわれる格納手段（１１
１）と、読出しの行なわれる格納手段（１１１）とを交
互に切り替える切替え手段（１１３）と、前記切替え手段（１１３）により書込みと指定された前
記格納手段（１１１）に対して、タイミング信号を生成
するための情報の書込みを行なう書込み手段（１１５）
と、前記切替え手段（１１３）により読出しと指定された前
記格納手段（１１１）に対して、書き込まれた情報の読
出しを行なう読出し手段（１１７）を具えるように構成
したことを特徴とするタイミング信号発生回路。