JPH01166238A - 出力制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野１ 本発明の出力制御回路は、ＣＰＵによりデータバスを介
して出力するデータの出力を行なう出力制御回路に関す
るものである。

［背景技術］ 従来、出力制御回路として、誤データ出力の原因となる
ノイズＮ策のために、データを出力するデータバスに抵
抗、コンデンサなど高周波ノイズ除去用の回路を付設し
たものがあった。しかしながら、このような従来例では
、高周波を除去するために、ノイズ以外の通常のデータ
であっても、高速で転送されるものは高周波となるため
除去されることになり、高速データを出力することがで
きないという問題があった。

［発明の目的］ 本発明は上述の問題点に鑑みて為されたものであり、ノ
イズなどで生じる誤データの出力防止して、高速データ
の送出をも可能とする出力制御回路を提供することを目
的とする。

［発明の開示１ 本発明の出力制御回路は、データバス上のデータをＣＰ
Ｕの書き込み信号によりラッチする検出用ラッチ回路と
、検出用ラッチ回路の出力する該データと次にデータバ
ス上に送出されたデータとの一致検出を行なうと共に検
出結果が、一致の場合のみＣＰＵの書き込み信号に応じ
て許可信号を出力する一致検出回路と、−数構出回路の
許可信号によりデータバス上のデータをラッチする出力
用ラッチ回路とをＪＡＩＬ、ＣＰＵから出力すべきデー
タを二回連続してデータバス上に送出するので、検出用
ラッチ回路でラッチした１回目のデータとデータバス上
の２回目のデータとの一致を検出して誤データのみを除
去し、データバスに周波数などの制限を加えることなく
、高周波の高速データを転送することができるものであ
る。

艮（性１ 本発明は、第１図に示すように、データバスＤＢの内、
所定のビット数分を入力側に接続してＣＰＵＩの書き込
み信号Ｓ１によりデータバスＤＢ上の第１回目のデータ
をラッチする検出用ラッチ回路Ｌ１と、データバスＤＢ
上に次ぎに送出されたｔｊ４２回目のデータ及び検出用
ラッチ回路Ｌ１がラッチして出力する第１回目のデータ
とが一致するか否かの一致検出を行なうと共に検出結果
が一致の際にＣＰＵＩの書き込み信号Ｓ１があれば許可
信号Ｓ２を出力する一致検出回路２と、−数構出回路２
の許可信号Ｓ２によりデータバスＤＢ上の新データをラ
ッチして外部へ出力する出力用ラッチ回路Ｌ２とで構成
される。検出用ラッチ回路Ｌ１及び出力用ラッチ回路Ｌ
２及びは、共に、夫々の入力端子Ｄ１及びＤ２にデータ
バスＤＢの内、出力するデータのビット数分だけを入力
しており、本実施例では４ビツトとなっているが、何ビ
ットでもよいものとする。

一致検出回路２は、一致検出するデータのビット数分だ
け設けられて対応する各ビットデータを対シニして入力
し一致の際ｌこは出力がＨレベルとなる一連の検出用の
２人力エクスクルッシブＯＲデー）Ｇｌ〜Ｇ４と、上記
エクスクルッシプＯＲゲートＧ１〜Ｇ４の出力をすべて
入力として入力が総てＨレベルの際にはＬレベルとなる
ＮＡＮＤデートＧ５と、該ＮＡＮＤデートＧ５の出力及
びＣＰＵＩの書き込み信号端子ＷＲの出力である書き込
み信号Ｓ１を入力として双方がＬレベルであればＬレベ
ルの許可信号Ｓ２を出力するＯＲデートＧ６とからＮ４
成される。出力用ラッチ回路Ｌ２が同期する一致検出回
路２の許可信号Ｓ２は、一致検出される両データが一致
してＯＲデー）Ｇ６の出力がＬレベルとなる場合のみ、
ＣＰＵＩの書き込み信号Ｓ１が出力されるに応じて出力
用ラッチ回路Ｌ２のクロック端子ＣＫ２へ出力されるも
のである。以下、動作を第２図の流れ図に従って説明す
る。

データをテ゛−タパ又ＤＢを介してＲＡＭなどの記憶装
置へ書き込む、もしくは、外部回路へ出力する際、まず
、データバスＤＢ上にｍｉ回目のデータを送出した後、
次にＣＰＵ　１より出力した書き込み信号Ｓ１が検出用
ラッチ回路Ｌ１のクロック端子ＣＫＩへ入力されてデー
タバスＤＢ上のデータがラッチされて出力端子Ｑ１より
一致検出回路２側へ出力される。ここで、第１回目のデ
ータと、これ以前の古いデータとの一致は、通常ないの
で、−数構出回路２のＮＡＮＤデー）Ｇ５の出力はＨレ
ベルであり、従って、−数構出回路２の出力は、Ｈレベ
ルであって許可信号Ｓ２は出力されない。次に、第１回
目のデータと同一の第２回目のデータを、再度、データ
バスＤＢ上に送出し、検出用ラッチ回路Ｌ１から出力さ
れる＄１１回目データ及びデータバスＤＢ上に送出され
たｆ：ｌＳ２回目のデータとが一致検出回路２へ入力さ
れ、双方のデータが一致していれば、ＮＡＮＤデー）Ｇ
５の出力がＬレベルとなり、ここで、ＣＰＵＩからの書
き込み信号Ｓ１を入力するとＯＲデー）Ｇ６を介して出
力用ラッチ回路Ｌ２へＬレベルの許可信号Ｓ２が出力さ
れる。出力用ラッチ回路Ｌ２は、これにより、データバ
スＤＢ上の＄２２回目データをラッチして出力端子Ｑ２
より出力する。また、双方のデータが不一致であれば、
ＮＡＮＤデートＧ５の出力はＨレベルのままであり、Ｃ
ＰＵＩより書き込み信号Ｓ１が出力されてもＯＲデー）
Ｇ６の出力はＨレベルのままで変化しないため、許可信
号Ｓ２は出力用ラッチ回路Ｌ２へ出力されず、従ってデ
ータバス上Ｂ上の第２回目のデータは出力用ラッチ回路
Ｌ２によりラッチされず、外部への出力は実行されない
のである。

Ｋ１涯玄 本実施例では、第１回目及び第２回目のデータ検出結果
をｃｐｕｉ側で認識可能としたものであり、第３図に示
すように、ｔｊＳ１図に示した実施例１の一致検出回路
２のＮＡＮＤデー）Ｇ５の出力である一致信号Ｓ３をＣ
ＰＵＩの書き込み可能端子ＷＥへ入力するようになって
いる。他の構成は、実施例１と同様になっている。第４
図の流れ図に示すように、データ出力の手順は、第１回
目のデータの送出、ＣＰＵＩによる書き込み信号Ｓ１の
出力、更に、第２回目のデータの送出の後、ＣＰＵ１の
書き込み可能端子ＷＥに入力される一致検出回路２の一
致信号Ｓ３の有無を認識する。−負信号Ｓ３が有れば、
再度、書き込み信号Ｓ１を出力することにより、出力ｍ
２ツチ回路Ｌ２より第２回目のデータを出力すればよく
、また、−負信号Ｓ３が無ければ、−負信号ｓ３が認識
されるまで、第１回目のデータの送出がら、もしくは、
第２回目のデータの送出からの手順を行ない、−負信号
Ｓ３が認Ｗ＆された時点で書き込み信号ｓ１に応じた許
可信号Ｓ２を出力させることにより、正常な第２回目の
データの出力を行なえばよい。

本実施例の出力制御回路では、このように、誤データが
検出されたことをＣＰＵｌ側で認識することができるの
で、一対のデータの不一致が検出された際には、正常な
データを出力すべ（ＣＰＵｌ側で対処することができる
のである。

上記実施例で述べたように、本発明の出方制御回路は、
一対の同一データの一致検出により、出力するデータを
検査するので、従来のように、データバスＤＢ上、に送
出するデータに制限を設けることなく、データの検査を
行なうことができるのであり、高速データでも送出する
ことができるのである。

ところで、上述の第１実施例及び第２実施例では、出力
されるデータの一致検査を行なうものであったが、同様
な構成により、第１回目のデータとしてデータ出力の際
に出力動作の許可のため必要とされるパスワードデータ
を送出し、第２回目のデータとして、通常の出力すべき
データを送出するようにしてもよい。即ち、第５図に示
すように、データバスＤＢのデータをパスワードデータ
として入力し、ＣＰＵの書き込み信号Ｓ４によりデータ
バスＤＢ上のデータをラッチし、所定のパスワードであ
るか否かを検出すると共にパスワードデータとして有効
な場合のみ、ＣＰＵからの次の書き込み信号Ｓ４をその
まま許可信号Ｓ５として出力するパスワードデータ検出
回路３及１、データバスＤ　Ｂ　１．：ｍ接続して設け
られ、パスワードデータ検出回路３から出力される許可
信号Ｓ５に同期してデータバスＤＢ上のデータをラッチ
して記憶回路や、外部へ出力するラッチ回路Ｌ３とで構
成されるものでもよい。これにより、第１回目のパスワ
ードデータが送出されてラッチされ、パス７−ドデータ
検出回路３により有効と見なされれば、データバスＤＢ
上に送出された第２回目のデータがＣＰＵからの再度の
書き込み信号Ｓ４に応じて出力許可信号Ｓ５によってえ
う７千回路Ｌ３１こラッチされ、また、第１回目のパス
ワードデータが無効と見なされれば、ＣＰＵからの書き
込み信号Ｓ４は無視されてｔｊｔＪ２回目のデータはラ
ッチ回路Ｌ３にラッチされず、出力されないようになっ
ている。このように、有効なパスワードを伴なわないデ
ータを除去するようにしでもよい。

［発明の効果］ 本発明の出力制御回路は、データバス上のデータをＣＰ
Ｕの番外込み信号によりラッチする検出用ラッチ回路と
、検出用ラッチ回路の出力する該データと次にデータバ
ス上に送出されたデータとの一致検出を行なうと共に検
出結果が一致の場合のみＣＰＵの書き込み信号に応じて
許可信号を出力する一致検出回路と、−数構出回路の許
可信号によりデータバス上のデータをラッチする出力用
ラッチ回路とを［１し、ｃｐｕから出力すべさデ−夕を
二回連続してデータバス上に送出するので、検出用ラッ
チ回路でラッチした１回目のデータとデータバス上の２
回目のデータとの一致を検出して誤データのみを除去し
、データバスに周波数などの制限を加えることなく、高
周波の高速データを転送することができるという効果を
奏するものである。

【図面の簡単な説明】

ｆｊＳ１図は本発明の実施例１の回路構成図、第２図は
同上の動作手順の流れ図、第３図は実施例２の回路構成
図、第４図は同上の動作手順の流れ図、第５図本発明の
他の使用例を示す回路ブロック図であり、１はＣＰＵ、
２は一致検出回路、ＤＢはデータバス、Ｓｌは書き込み
信号、Ｓ２は許可信号、Ｌｌは検出用ラッチ回路、Ｌ２
は出力用ラッチ回路である。

Claims (2)

【特許請求の範囲】
1. （１）データバス上のデータをＣＰＵの書き込み信号に
   よりラッチする検出用ラッチ回路と、検出用ラッチ回路
   の出力する該データと次にデータバス上に送出されたデ
   ータとの一致検出を行なうと共に検出結果が一致の場合
   のみＣＰＵの書き込み信号に応じて許可信号を出力する
   一致検出回路と、一致検出回路の許可信号によりデータ
   バス上のデータをラッチする出力用ラッチ回路とを具備
   し、ＣＰＵから出力すべきデータを二回連続してデータ
   バス上に送出することを特徴とする出力制御回路。
2. （２）上記一致検出回路の検出結果をＣＰＵ側で認識し
   、結果が不一致であれば出力すベきデータをデータバス
   へ送出することを特徴とする特許請求の範囲第１項に記
   載の出力制御回路。