JPH05218852A - 多数決回路 - Google Patents
多数決回路Info
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- JPH05218852A JPH05218852A JP4238692A JP4238692A JPH05218852A JP H05218852 A JPH05218852 A JP H05218852A JP 4238692 A JP4238692 A JP 4238692A JP 4238692 A JP4238692 A JP 4238692A JP H05218852 A JPH05218852 A JP H05218852A
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Abstract
(57)【要約】
【目的】 ３つの入力データのうち２つのデータに誤り
が生じた場合においても、正常な出力データを出力する
確率を高めた多数決回路を提供する。 【構成】 第１ないし第３のデータＤ1 〜Ｄ3 のうち、
第１のデータＤ1 と第２のデータＤ2 との不一致を検出
する第１の検出回路４と、上記第１のデータＤ1と第３
のデータＤ3 との不一致を検出する第２の検出回路５
と、上記第１及び第２の検出回路４，５のいずれもが上
記不一致を検出しない場合には上記第１のデータＤ1 を
出力し、上記第１又は第２の検出回路４，５のいずれか
が上記不一致を検出した場合には上記第１のデータＤ1
を出力し、上記第１及び第２の検出回路４，５のいずれ
もが上記不一致を検出した場合には上記第２のデータＤ
2 を出力する出力回路６〜１５とを有する。
が生じた場合においても、正常な出力データを出力する
確率を高めた多数決回路を提供する。 【構成】 第１ないし第３のデータＤ1 〜Ｄ3 のうち、
第１のデータＤ1 と第２のデータＤ2 との不一致を検出
する第１の検出回路４と、上記第１のデータＤ1と第３
のデータＤ3 との不一致を検出する第２の検出回路５
と、上記第１及び第２の検出回路４，５のいずれもが上
記不一致を検出しない場合には上記第１のデータＤ1 を
出力し、上記第１又は第２の検出回路４，５のいずれか
が上記不一致を検出した場合には上記第１のデータＤ1
を出力し、上記第１及び第２の検出回路４，５のいずれ
もが上記不一致を検出した場合には上記第２のデータＤ
2 を出力する出力回路６〜１５とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、３個のディジタルデー
タの多数決を行って正常な出力データを出力する多数決
回路に関する。
タの多数決を行って正常な出力データを出力する多数決
回路に関する。
【０００２】
【従来の技術】従来、この種の多数決回路は、図２に示
すような回路構造になっていた。１７〜１９は、１ビッ
トデータＤ1 〜Ｄ3 が各々入力される入力端子であり、
２０〜２２はＡＮＤゲート、２３はＯＲゲートである。
ＡＮＤケート２０には入力端子１７と１９からデータＤ
1 とＤ3 が入力され、ＡＮＤゲート２１には入力端子１
７と１８からデータＤ1 とＤ2 が入力され、ＡＮＤゲー
ト２２は入力端子１８と１９からＤ2 とＤ3 が入力さ
れ、これらＡＮＤＯゲート２０〜２２からの出力はＯＲ
ゲータ２３に入力されるようになっている。そして、Ｏ
Ｒゲート２３からは多数決結果データＤが出力端子２４
に出力される。図３は、この多数決回路におけるデータ
Ｄ1 ，Ｄ2 ，Ｄ3 と多数決結果データＤとの関係を示し
ている。すなわち、入力されるデータＤ1 〜Ｄ3 のう
ち、「０」が多ければ、「０」の多数決結果データＤが
出力され、データＤ1 〜Ｄ3 のうち「１」が多ければ、
「１」のデータＤが出力される。
すような回路構造になっていた。１７〜１９は、１ビッ
トデータＤ1 〜Ｄ3 が各々入力される入力端子であり、
２０〜２２はＡＮＤゲート、２３はＯＲゲートである。
ＡＮＤケート２０には入力端子１７と１９からデータＤ
1 とＤ3 が入力され、ＡＮＤゲート２１には入力端子１
７と１８からデータＤ1 とＤ2 が入力され、ＡＮＤゲー
ト２２は入力端子１８と１９からＤ2 とＤ3 が入力さ
れ、これらＡＮＤＯゲート２０〜２２からの出力はＯＲ
ゲータ２３に入力されるようになっている。そして、Ｏ
Ｒゲート２３からは多数決結果データＤが出力端子２４
に出力される。図３は、この多数決回路におけるデータ
Ｄ1 ，Ｄ2 ，Ｄ3 と多数決結果データＤとの関係を示し
ている。すなわち、入力されるデータＤ1 〜Ｄ3 のう
ち、「０」が多ければ、「０」の多数決結果データＤが
出力され、データＤ1 〜Ｄ3 のうち「１」が多ければ、
「１」のデータＤが出力される。
【０００３】
【発明が解決しようとする課題】上述した従来の多数決
回路は、３つの入力データＤ1 〜Ｄ3 のうち、１つのデ
ータが誤っていても、他の２つのデータが正常であれ
ば、正常な多数決結果データＤを出力する。しかし、入
力データＤ1 〜Ｄ3 のうち１つのデータが誤った状態
で、さらに他の２つのデータのうちの１つのデータに誤
りが生じ、正常なデータが１つだけになった場合には、
出力データＤは、ほとんどの場合に誤った値となる。す
なわち、２つの誤ったデータのうち、一方のデータが
「１」に固定された誤りでかつ他方のデータが「０」に
固定される誤りが生じた場合にだけ、偶然に出力データ
Ｄが正常な値となるが、それ以外の場合には出力データ
Ｄは誤った値となる。特に、上記２データの誤りがラン
ダムに発生する場合には、常に出力データＤが正常な値
をとるような誤りを発生することは考えられないので、
このような場合にはほぼ１００％の確率で出力データＤ
に誤りが発生すると考えられる。
回路は、３つの入力データＤ1 〜Ｄ3 のうち、１つのデ
ータが誤っていても、他の２つのデータが正常であれ
ば、正常な多数決結果データＤを出力する。しかし、入
力データＤ1 〜Ｄ3 のうち１つのデータが誤った状態
で、さらに他の２つのデータのうちの１つのデータに誤
りが生じ、正常なデータが１つだけになった場合には、
出力データＤは、ほとんどの場合に誤った値となる。す
なわち、２つの誤ったデータのうち、一方のデータが
「１」に固定された誤りでかつ他方のデータが「０」に
固定される誤りが生じた場合にだけ、偶然に出力データ
Ｄが正常な値となるが、それ以外の場合には出力データ
Ｄは誤った値となる。特に、上記２データの誤りがラン
ダムに発生する場合には、常に出力データＤが正常な値
をとるような誤りを発生することは考えられないので、
このような場合にはほぼ１００％の確率で出力データＤ
に誤りが発生すると考えられる。
【０００４】本発明は上述した問題点を解決するために
なされたもので、３つの入力データのうち２つのデータ
に誤りが生じた場合においても、正常な出力データを出
力する確率を高めた多数決回路を提供することを目的と
する。
なされたもので、３つの入力データのうち２つのデータ
に誤りが生じた場合においても、正常な出力データを出
力する確率を高めた多数決回路を提供することを目的と
する。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、第１ないし第３のデータのうち、第１のデ
ータと第２のデータとの不一致を検出する第１の検出回
路と、上記第１のデータと第３のデータとの不一致を検
出する第２の検出回路と、上記第１及び第２の検出回路
のいずれもが上記不一致を検出しない場合には上記第１
のデータを出力し、上記第１又は第２の検出回路のいず
れかが上記不一致を検出した場合には上記第１のデータ
を出力し、上記第１及び第２の検出回路のいずれもが上
記不一致を検出した場合には上記第２のデータを出力す
る構成としてある。
に本発明は、第１ないし第３のデータのうち、第１のデ
ータと第２のデータとの不一致を検出する第１の検出回
路と、上記第１のデータと第３のデータとの不一致を検
出する第２の検出回路と、上記第１及び第２の検出回路
のいずれもが上記不一致を検出しない場合には上記第１
のデータを出力し、上記第１又は第２の検出回路のいず
れかが上記不一致を検出した場合には上記第１のデータ
を出力し、上記第１及び第２の検出回路のいずれもが上
記不一致を検出した場合には上記第２のデータを出力す
る構成としてある。
【０００６】
【作用】本発明によれば、第１のデータと第２のデータ
とが不一致のときには、その事実が第１の検出回路で検
出され、第１のデータと第３のデータとが不一致のとき
には、その事実が第２の検出回路で検出される。そし
て、第１及び第２の検出回路のいずれもが不一致を検出
しないときには出力回路から第１のデータが出力され、
第１又は第２の検出回路のいずれかが不一致を検出した
ときには出力回路から第１のデータが出力され、第１及
び第２の検出回路のいずれもが不一致を検出したときに
は第２のデータが出力される。
とが不一致のときには、その事実が第１の検出回路で検
出され、第１のデータと第３のデータとが不一致のとき
には、その事実が第２の検出回路で検出される。そし
て、第１及び第２の検出回路のいずれもが不一致を検出
しないときには出力回路から第１のデータが出力され、
第１又は第２の検出回路のいずれかが不一致を検出した
ときには出力回路から第１のデータが出力され、第１及
び第２の検出回路のいずれもが不一致を検出したときに
は第２のデータが出力される。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例に係る多数決回路を示
す。１〜３は１ビットデータＤ1 〜Ｄ3 が各々出力され
る入力端子で、入力端子１，２はＥＸＣＬＵＳＩＶＥ−
ＯＲゲート４に、入力端子１，３はＥＸＣＬＵＳＩＶＥ
−ＯＲゲート５に接続されている。これにより、データ
Ｄ1 とデータＤ2 の値の不一致検出がＥＸＣＬＵＳＩＶ
Ｅ−ＯＲゲート４により行なわれ、データＤ1 とデータ
Ｄ3 の不一致検出がＥＸＣＬＵＳＩＶＥ−ＯＲゲート５
により行なわれる。ＥＸＣＬＵＳＩＶＥ−ＯＲゲート
４，５の出力は共にＥＸＣＬＵＳＩＶＥ−ＯＲゲート６
とＮＡＮＤゲート７とに接続されている。
する。図１は本発明の一実施例に係る多数決回路を示
す。１〜３は１ビットデータＤ1 〜Ｄ3 が各々出力され
る入力端子で、入力端子１，２はＥＸＣＬＵＳＩＶＥ−
ＯＲゲート４に、入力端子１，３はＥＸＣＬＵＳＩＶＥ
−ＯＲゲート５に接続されている。これにより、データ
Ｄ1 とデータＤ2 の値の不一致検出がＥＸＣＬＵＳＩＶ
Ｅ−ＯＲゲート４により行なわれ、データＤ1 とデータ
Ｄ3 の不一致検出がＥＸＣＬＵＳＩＶＥ−ＯＲゲート５
により行なわれる。ＥＸＣＬＵＳＩＶＥ−ＯＲゲート
４，５の出力は共にＥＸＣＬＵＳＩＶＥ−ＯＲゲート６
とＮＡＮＤゲート７とに接続されている。
【０００８】９はデータＤ2 又はデータＤ3 の値だけが
誤った場合にその状態を保持することができるＤフリッ
プフロップ（Ｄ−ＦＦ）であり、このＤフリップフロッ
プ９のプリセット入力端には、インバータ８を介してＥ
ＸＣＬＵＳＩＶＥ−ＯＲゲート６の出力端が接続されて
いる。１２はデータＤ1 の値だけが誤った場合にその状
態を保持することができるＤフリップフロップ（Ｄ−Ｆ
Ｆ）であり、そのプリセット入力端は、ＮＡＮＤゲート
７の出力端及びＤフリップフロップ９のＱ出力端に接続
されている。ここで、１１はリセット信号用のリセット
入力端であり、このリセット入力端１１はＤフリップフ
ロップ９，１２のクリア入力端に接続されている。した
がって、リセット信号によって初期化された初期状態で
は、Ｄフリップフロップ９，１２のＱ出力の値は「０」
となる。１３はＤフリップフロップ１２の反転Ｑ出力端
とＤ1 データ用の入力端子１とに接続されたＡＮＤゲー
トであり、１４はＤフリップフロップ１２のＱ出力端と
Ｄ2 データ用の入力端子２とに接続されたＡＮＤゲート
である。ＡＮＤゲート１３，１４はＯＲゲート１５に接
続され、ＯＲゲート１５からは出力端子１６に多数決結
果データＤが出力されるようになっている。したがっ
て、ＡＮＤゲート１３，１４及びＯＲゲート１５は、Ｄ
フリップフロップ１２のＱ出力の値が「０」の場合に入
力データＤ1 の値を出力データＤとして出力し、「１」
の場合に入力データＤ2 の値を出力データＤとして出力
する機能を有する。なお、入力データＤ1 〜Ｄ3 は全て
同じタイミングで変化するものとし、かつＥＸＣＬＵＳ
ＩＶＥ−ＯＲゲート４〜６及びＮＡＮＤゲート７ではグ
リッジノイズは発生しないものとする。
誤った場合にその状態を保持することができるＤフリッ
プフロップ（Ｄ−ＦＦ）であり、このＤフリップフロッ
プ９のプリセット入力端には、インバータ８を介してＥ
ＸＣＬＵＳＩＶＥ−ＯＲゲート６の出力端が接続されて
いる。１２はデータＤ1 の値だけが誤った場合にその状
態を保持することができるＤフリップフロップ（Ｄ−Ｆ
Ｆ）であり、そのプリセット入力端は、ＮＡＮＤゲート
７の出力端及びＤフリップフロップ９のＱ出力端に接続
されている。ここで、１１はリセット信号用のリセット
入力端であり、このリセット入力端１１はＤフリップフ
ロップ９，１２のクリア入力端に接続されている。した
がって、リセット信号によって初期化された初期状態で
は、Ｄフリップフロップ９，１２のＱ出力の値は「０」
となる。１３はＤフリップフロップ１２の反転Ｑ出力端
とＤ1 データ用の入力端子１とに接続されたＡＮＤゲー
トであり、１４はＤフリップフロップ１２のＱ出力端と
Ｄ2 データ用の入力端子２とに接続されたＡＮＤゲート
である。ＡＮＤゲート１３，１４はＯＲゲート１５に接
続され、ＯＲゲート１５からは出力端子１６に多数決結
果データＤが出力されるようになっている。したがっ
て、ＡＮＤゲート１３，１４及びＯＲゲート１５は、Ｄ
フリップフロップ１２のＱ出力の値が「０」の場合に入
力データＤ1 の値を出力データＤとして出力し、「１」
の場合に入力データＤ2 の値を出力データＤとして出力
する機能を有する。なお、入力データＤ1 〜Ｄ3 は全て
同じタイミングで変化するものとし、かつＥＸＣＬＵＳ
ＩＶＥ−ＯＲゲート４〜６及びＮＡＮＤゲート７ではグ
リッジノイズは発生しないものとする。
【０００９】次に、本実施例の動作について説明する。
まず、入力データＤ1 〜Ｄ3 の値が全て等しい場合につ
いて述べる。リセット入力端１１のリセット信号で初期
化された状態において、すべての入力データＤ1 〜Ｄ3
に誤りがなく、データ（Ｄ1 ，Ｄ2 ，Ｄ3 ）＝（１，
１，１）が入力端子１〜３に入力されたとすると、ＥＸ
ＣＬＵＳＩＶＥ−ＯＲゲート４，５からは共に一致を示
す「０」の信号が出力される。このため、ＥＸＣＬＵＳ
ＩＶＥ−ＯＲゲート６から「０」の信号が出力されて、
Ｄフリップフロップ９のプリセット入力端には「１」の
信号が入力され、Ｄフリップフロップ９のＱ出力端から
は、初期状態のままで、「０」の信号が出力される。一
方、ＮＡＮＤゲート７からは「１」の信号が出力され
て、Ｄフリップフロップ１２のプリセット入力端に
「０」の信号が入力されるので、Ｄフリップフロップ１
２のＱ出力端と反転Ｑ出力端からは各々「０」，「１」
の信号が出力される。したがって、ＡＮＤゲート１３，
１４を介してＯＲゲート１５から出力端子１６に出力さ
れる出力データＤは入力データＤの値と同じ「１」を示
す。同様に、データ（Ｄ1 ，Ｄ2 ，Ｄ3 ）＝（０，０，
０）が入力端子１〜３に入力された場合にも、Ｄフリッ
プフロップ１２のＱ出力は「０」となり、出力端子１６
にはデータＤ1 と同じ「０」の出力データＤが出力され
る。
まず、入力データＤ1 〜Ｄ3 の値が全て等しい場合につ
いて述べる。リセット入力端１１のリセット信号で初期
化された状態において、すべての入力データＤ1 〜Ｄ3
に誤りがなく、データ（Ｄ1 ，Ｄ2 ，Ｄ3 ）＝（１，
１，１）が入力端子１〜３に入力されたとすると、ＥＸ
ＣＬＵＳＩＶＥ−ＯＲゲート４，５からは共に一致を示
す「０」の信号が出力される。このため、ＥＸＣＬＵＳ
ＩＶＥ−ＯＲゲート６から「０」の信号が出力されて、
Ｄフリップフロップ９のプリセット入力端には「１」の
信号が入力され、Ｄフリップフロップ９のＱ出力端から
は、初期状態のままで、「０」の信号が出力される。一
方、ＮＡＮＤゲート７からは「１」の信号が出力され
て、Ｄフリップフロップ１２のプリセット入力端に
「０」の信号が入力されるので、Ｄフリップフロップ１
２のＱ出力端と反転Ｑ出力端からは各々「０」，「１」
の信号が出力される。したがって、ＡＮＤゲート１３，
１４を介してＯＲゲート１５から出力端子１６に出力さ
れる出力データＤは入力データＤの値と同じ「１」を示
す。同様に、データ（Ｄ1 ，Ｄ2 ，Ｄ3 ）＝（０，０，
０）が入力端子１〜３に入力された場合にも、Ｄフリッ
プフロップ１２のＱ出力は「０」となり、出力端子１６
にはデータＤ1 と同じ「０」の出力データＤが出力され
る。
【００１０】次に、入力データＤ1 〜Ｄ3 の値のうち１
つの入力データに誤りが生じ、このデータが残りの２つ
の入力データと異なる値をとった場合について述べる。
リセット入力端１１のリセット信号で初期化された状態
にしておいて、データ（Ｄ1 ，Ｄ2 ，Ｄ3 ）＝（１，
１，０）が入力端子１〜３に入力されたとする（データ
Ｄ3 に誤りが発生）。ＥＸＣＬＵＳＩＶＥ−ＯＲゲート
４，５からは、各々データＤ1 とＤ2 の一致を示す
「０」、データＤ1 とＤ3 の不一致を示す「１」の信号
が出力される。このため、ＥＸＣＬＵＳＩＶＥ−ＯＲゲ
ート６から「１」の信号が出力されて、Ｄフリップフロ
ップ９のプリセット入力端には「０」の信号が入力さ
れ、Ｄフリップフロップ９のＱ出力端からは「１」の信
号が出力される。したがって、ＯＲゲート１０からは、
ＮＡＮＤゲート７の出力値に無関係に、常に「０」の信
号が出力される。このため、Ｄフリップフロップ１２の
Ｑ出力と反転Ｑ出力の値は、リセット信号が入力されな
い限り、各々「０」，「１」に固定される。この結果、
リセット信号が入力されない限り、出力端子１６から
は、入力データＤ1 〜Ｄ3 の値にかかわらず、データＤ
1 と同じ値「１」の出力データＤが出力される。
つの入力データに誤りが生じ、このデータが残りの２つ
の入力データと異なる値をとった場合について述べる。
リセット入力端１１のリセット信号で初期化された状態
にしておいて、データ（Ｄ1 ，Ｄ2 ，Ｄ3 ）＝（１，
１，０）が入力端子１〜３に入力されたとする（データ
Ｄ3 に誤りが発生）。ＥＸＣＬＵＳＩＶＥ−ＯＲゲート
４，５からは、各々データＤ1 とＤ2 の一致を示す
「０」、データＤ1 とＤ3 の不一致を示す「１」の信号
が出力される。このため、ＥＸＣＬＵＳＩＶＥ−ＯＲゲ
ート６から「１」の信号が出力されて、Ｄフリップフロ
ップ９のプリセット入力端には「０」の信号が入力さ
れ、Ｄフリップフロップ９のＱ出力端からは「１」の信
号が出力される。したがって、ＯＲゲート１０からは、
ＮＡＮＤゲート７の出力値に無関係に、常に「０」の信
号が出力される。このため、Ｄフリップフロップ１２の
Ｑ出力と反転Ｑ出力の値は、リセット信号が入力されな
い限り、各々「０」，「１」に固定される。この結果、
リセット信号が入力されない限り、出力端子１６から
は、入力データＤ1 〜Ｄ3 の値にかかわらず、データＤ
1 と同じ値「１」の出力データＤが出力される。
【００１１】上記状態において、さらに入力データＤ2
に誤りが生じ、正常な入力データがデータＤ1 だけにな
った場合においても、出力端子１６からの出力データＤ
は入力データＤ1 と同じ値「１」を示す。ただし、入力
データＤ1 に誤りが生じ、正常な入力データがデータＤ
2 だけになったときには、出力データＤは誤った値
「０」を示す。すなわち、入力データＤ3 に誤りが発生
した後に、残りの入力データＤ1 ，Ｄ2 の一方に誤りが
生じたときには出力データＤが正常な値をとる確率は５
０％となる。入力データＤ2 に誤りが発生した後に、残
りの入力データＤ1 ，Ｄ3 の一方に誤りが生じたときに
も同確率である。
に誤りが生じ、正常な入力データがデータＤ1 だけにな
った場合においても、出力端子１６からの出力データＤ
は入力データＤ1 と同じ値「１」を示す。ただし、入力
データＤ1 に誤りが生じ、正常な入力データがデータＤ
2 だけになったときには、出力データＤは誤った値
「０」を示す。すなわち、入力データＤ3 に誤りが発生
した後に、残りの入力データＤ1 ，Ｄ2 の一方に誤りが
生じたときには出力データＤが正常な値をとる確率は５
０％となる。入力データＤ2 に誤りが発生した後に、残
りの入力データＤ1 ，Ｄ3 の一方に誤りが生じたときに
も同確率である。
【００１２】最後にリセット入力端１１のリセット信号
で初期化された状態にしておいて、データ（Ｄ1 ，Ｄ
2 ，Ｄ3 ）＝（０，１，１）が入力端子１〜３に入力さ
れた場合について述べる（データＤ1 に誤りが発生）。
ＥＸＣＬＵＳＩＶＥ−ＯＲゲート４，５からは、共に不
一致を示す「１」の信号が出力される。このため、ＥＸ
ＣＬＵＳＩＶＥ−ＯＲゲート６から「０」の信号が出力
されて、Ｄフリップフロップ９のＱ出力端からは初期状
態のままで、「０」の信号が出力される。一方、ＮＡＮ
Ｄゲート７からは「０」の信号が出力されて、ＯＲゲー
ト１０からは「０」の信号が出力されるので、Ｄフリッ
プフロップ１２のＱ出力端と反転Ｑ出力端からは各々
「１」，「０」の信号が出力される。このとき、Ｄフリ
ップフロップ１２のＱ出力値と反転Ｑ出力値はリセット
されない限り、上記値に固定される。したがって、以
後、リセット信号が入力されない限り、出力端子１６か
らは、入力データＤ1 〜Ｄ3 の値にかかわらず、データ
Ｄ2 と同じ値「１」の出力データＤが出力される。
で初期化された状態にしておいて、データ（Ｄ1 ，Ｄ
2 ，Ｄ3 ）＝（０，１，１）が入力端子１〜３に入力さ
れた場合について述べる（データＤ1 に誤りが発生）。
ＥＸＣＬＵＳＩＶＥ−ＯＲゲート４，５からは、共に不
一致を示す「１」の信号が出力される。このため、ＥＸ
ＣＬＵＳＩＶＥ−ＯＲゲート６から「０」の信号が出力
されて、Ｄフリップフロップ９のＱ出力端からは初期状
態のままで、「０」の信号が出力される。一方、ＮＡＮ
Ｄゲート７からは「０」の信号が出力されて、ＯＲゲー
ト１０からは「０」の信号が出力されるので、Ｄフリッ
プフロップ１２のＱ出力端と反転Ｑ出力端からは各々
「１」，「０」の信号が出力される。このとき、Ｄフリ
ップフロップ１２のＱ出力値と反転Ｑ出力値はリセット
されない限り、上記値に固定される。したがって、以
後、リセット信号が入力されない限り、出力端子１６か
らは、入力データＤ1 〜Ｄ3 の値にかかわらず、データ
Ｄ2 と同じ値「１」の出力データＤが出力される。
【００１３】上記状態において、さらに、入力データＤ
3 に誤りが生じ、正常な入力データがデータＤ2 だけに
なった場合においても、出力端子１６からの出力データ
Ｄは入力データＤ2 と同じ値「１」を示す。ただし、入
力データＤ2 に誤りが生じ、正常な入力データがデータ
Ｄ3 だけになったときには、出力データＤは誤った値
「０」を示す。すなわち、入力データＤ1 に誤りが発生
した後に、残りの入力データＤ2 ，Ｄ3 の一方に誤りが
生じたときには、出力データが正常な値をとる確率は５
０％ととなる。
3 に誤りが生じ、正常な入力データがデータＤ2 だけに
なった場合においても、出力端子１６からの出力データ
Ｄは入力データＤ2 と同じ値「１」を示す。ただし、入
力データＤ2 に誤りが生じ、正常な入力データがデータ
Ｄ3 だけになったときには、出力データＤは誤った値
「０」を示す。すなわち、入力データＤ1 に誤りが発生
した後に、残りの入力データＤ2 ，Ｄ3 の一方に誤りが
生じたときには、出力データが正常な値をとる確率は５
０％ととなる。
【００１４】以上のように、本実施例の多数決回路で
は、入力データＤ1 〜Ｄ3 のいずれか１つの入力データ
に誤りが発生した後に、さらに残りの入力データの１つ
に誤りが生じた場合があっても、出力データＤは５０％
の確率で正常の値をとることとなる。したがって、図２
に示した従来の多数決回路において、２つめの入力デー
タに誤りが生じた場合に、出力データＤが正常の値をと
る確率がほとんど０％であったことに比べると、本実施
例の多数決回路における正解の確率は著しく大きい。
は、入力データＤ1 〜Ｄ3 のいずれか１つの入力データ
に誤りが発生した後に、さらに残りの入力データの１つ
に誤りが生じた場合があっても、出力データＤは５０％
の確率で正常の値をとることとなる。したがって、図２
に示した従来の多数決回路において、２つめの入力デー
タに誤りが生じた場合に、出力データＤが正常の値をと
る確率がほとんど０％であったことに比べると、本実施
例の多数決回路における正解の確率は著しく大きい。
【００１５】
【発明の効果】以上説明したように本発明は、第１ない
し第３のデータのうちの２つのデータに誤りが生じた場
合においても、５０％の確率で正常な値をデータが出力
されるので、非常に正確な多数決動作が行なわれ、製品
性能の向上が図られるという優れた効果を有する。
し第３のデータのうちの２つのデータに誤りが生じた場
合においても、５０％の確率で正常な値をデータが出力
されるので、非常に正確な多数決動作が行なわれ、製品
性能の向上が図られるという優れた効果を有する。
【図１】本発明の一実施例に係る多数決回路を示す回路
図である。
図である。
【図２】従来の多数決回路を示す回路図である。
【図３】従来の多数決回路による入力データと出力デー
タとの関係を示す表図である。
タとの関係を示す表図である。
１〜３…入力端子 ４〜６…ＥＸＣＬＵＳＩＶＥ−ＯＲゲート ７…ＮＡＮＤゲート ８…インバータ ９，１２…Ｄフリップフロップ １０，１５…ＯＲゲート １３，１４…ＡＮＤゲート １６…出力端子
Claims (1)
- 【請求項１】 第１ないし第３のデータのうち、第１の
データと第２のデータとの不一致を検出する第１の検出
回路と、 上記第１のデータと第３のデータとの不一致を検出する
第２の検出回路と、 上記第１及び第２の検出回路のいずれもが上記不一致を
検出しない場合には上記第１のデータを出力し、上記第
１又は第２の検出回路のいずれかが上記不一致を検出し
た場合には上記第１のデータを出力し、上記第１及び第
２の検出回路のいずれもが上記不一致を検出した場合に
は上記第２のデータを出力する出力回路とを有すること
を特徴とする多数決回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238692A JP2748765B2 (ja) | 1992-01-31 | 1992-01-31 | 多数決回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238692A JP2748765B2 (ja) | 1992-01-31 | 1992-01-31 | 多数決回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218852A true JPH05218852A (ja) | 1993-08-27 |
| JP2748765B2 JP2748765B2 (ja) | 1998-05-13 |
Family
ID=12634634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238692A Expired - Fee Related JP2748765B2 (ja) | 1992-01-31 | 1992-01-31 | 多数決回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748765B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847260A (en) * | 1997-08-12 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Physical parameter sensor with self-diagnosis circuit |
| JP2006523350A (ja) * | 2003-02-28 | 2006-10-12 | マックスウェル テクノロジーズ， インク | 自己訂正コンピュータ |
-
1992
- 1992-01-31 JP JP4238692A patent/JP2748765B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847260A (en) * | 1997-08-12 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Physical parameter sensor with self-diagnosis circuit |
| JP2006523350A (ja) * | 2003-02-28 | 2006-10-12 | マックスウェル テクノロジーズ， インク | 自己訂正コンピュータ |
| US7890799B2 (en) | 2003-02-28 | 2011-02-15 | Maxwell Technologies, Inc. | Self-correcting computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2748765B2 (ja) | 1998-05-13 |
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Legal Events
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