JPS6386936A - ユニ−クパタ−ン検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力シリアルデータ例から所定のユニークパ
ターンを検出するユニークパターン検出回路に関する。

従来の技術 従来、この種のユニークパターン検出回路は第３図に示
すように、検出するユニークパターンがｍビットである
場合、入力データａを順次１ビツトずつ遅延するために
直列に接続された（ｍ−１）個のＤ　（ｄｅｌａ）’）
型フリップフロップ２１と、入力データａの最初のビッ
ト及び各フリップフロップ２１からの各ビットの並列信
号ｉと所定のユニークパターンを比較するためのｍ個の
比較回路を備えて全ビットが一致した場合に検出パルス
Ｃを出力するパターン比較回路２２より構成されている
。

尚、信号すは、各フリップフロップ２１に入力されて入
力データａを１ビツトずつ遅延するためのクロック信号
である。

発明が解決しようとする問題点 しかしながら、かかる構成にあっては、検出するユニー
クパターンのビット数が多い場合には、フリップフロッ
プの数と比較回路の数が比例して多くなり、装置が大型
化するという問題点がある。

本発明は上記問題点に鑑み、検出するユニークパターン
のビット数にかかわらず、簡単で小型の構成でユニーク
パターンを検出することができる回路を提供することを
目的とする。

問題点を解決するための手段 本発明は上記問題点を解決するために、所定のユニーク
パターンが記憶されたメモリ回路と、このメモリ回路の
パターンの各ビットを順次読み出すカウンタと、この読
み出された各ビットと入力データの各ビットを順次比較
し、不一致の場合に前記カウンタをリセットする比較手
段とを設け、前記カウンタがユニークパターンのビット
数をカウントしたときにその検出信号を出力するように
したことを特徴とする。

作　　　用 本発明は上記構成により、検出するユニークパターンの
ビット数にかかわらず、簡単で小型の構成でユニークパ
ターンを検出することができる。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るユニークパターン検出回路の一実施例
を示すブロック図であり、従来例と同様に入力データａ
からｍビットのユニークパターンを検出する。

第１図において、この回路は、予め所定のｍビットのユ
ニークパターンの各ビットがそれぞれ番地「０」、「１
」、「２」〜［ｍ−ＩＪ＋二記憶されたメモリ回路１１
と、クロック信号すが入力されてメモリ回路１１の番地
「０」、「１」、「２」〜「ｍ−ＩＪをそれぞれ順次指
定するための信号ｄを出力し、またカウント値がｒｍＪ
になったときにユニークパターンの検出信号Ｃを出力す
るｍ進カウンタ１２と、入力データａの各ビットとメモ
リ回路１１からのユニークパターンの各ビット信号ｅを
順次比較し、不一致の場合に不一致信号ｆをｍ進カウン
タ１２のリセット信号として出力する排他的論理和（Ｅ
Ｘ−ＯＲ）ゲート１３とを有する。

次に上記構成に係る実施例の動作を先ず、入力データａ
のパターンがメモリ回路１１のユニークパターンと一致
している場合について説明する。

先ず、入力データ列ａの最初のビットとメモリ回路１１
の番地「０」のデータがＥ−ＯＲゲート１３に入力され
ると、ｍ進カウンタ１２のリセット信号ｆとなるＥ−Ｏ
Ｒゲート１３の出力はｒＬＪであるためにｍ進カウンタ
１２がクロック信号ｂ（二より歩進動作を行い、メモリ
回路１１の番地「１」を指定する。

次いで、メモリ回路１１の番地「ｌ」の゛データが読み
出されてＥ−ＯＲゲート１３に入力され、入力データ列
ａの第２のビットと比較される。入力データａのパター
ンがメモリ回路１１のユニークパターンと一致している
ためにＥ−ＯＲゲート１３の出力信号ｆはｒＬＪであり
、ｍ進カウンタ１２はリセットされずにメモリ回路１１
の番地「２」を指定する。

同様に、ｍ進カウンタ１２がメモリ回路１１の番地を順
次指定してユニークパターンの各ビットが読み出され、
入力データａとの比較が行われる。

ｍ進カウンタ１２はカウント値がｒｍＪになると、ユニ
ークパターンの検出信号Ｃを出力する。

他方、入力データ列ａがメモリ回路１１のユニークパタ
ーンが一致しない場合には、Ｅ−ＯＲゲート１３の出力
はその一致しないビット（二ついて「Ｈ」となり、した
がってｍ進カウンタ１２はリセットされて検出信号Ｃを
出力しない。

したがって、入力データ列ａに各ビットと所定のユニー
クパターンの各ビットが完全に一致した場合のみその検
出パルスＣが出力され、入力データ列ａからユニークパ
ターンを検出することができる。

すなわち、上記実施例によれば、入力データと所定のユ
ニークパターンを比較する回路（Ｅ−ＯＲゲート１３）
を１個で構成することができ、また従来例のようにビッ
ト数に比例するフリップフロップも不用である。

次に、第２図を参照して本発明の第２の実施例を説明す
る。第２図は、デジタル通信装置におけるフレーム同期
回路のブロック図を示し、第１図の部材と同一の部材に
は同一の参照符号を付す。

第２図において、ＥＸ−ＯＲゲート１３の出力端子とｍ
進カウンタ１２のリセット信号入力端子の間には、ＥＸ
−ＯＲゲート１３からの不一致信号ｆの数が所定値に達
したときにｍ進カウンタ１２のリセット信号ｇを出力す
る前方保護カウンタ１４が接続され、また、ｍ進カウン
タ１２の検出パルスＣの出力端子は、検出パルスＣの数
が所定値に達したときに同期確立信号りを出力する後方
保護カウンタ１５が接続されている。尚、他の構成部材
は、第１図の構成部材と同一であるのでその説明を省略
する。

上記構成に係る実施例の動作を説明すると、受信データ
（入力データ）列ａが所定のユニークパターンでないに
もかかわらず、エラーにより一致した場合には、ｍ進カ
ウンタ１２は第１図と同様に、その検出パルスＣを出力
する。そこで、後方保護カウンタ１５は検出パルスＣの
数をカウントし、所定値に達したときのみ同期確立信号
りを出力して誤同期を防止する。

他方、受信データ列ａが所定のフレームパターンである
にもかかわらず、伝送路上の符号誤り等により一致しな
い場合には、前方保護カウンタ１４は不一致信号ｆの数
が所定値に達したときのみｍ進カウンタ１２をリセット
し、同期はずれを防止する。

すなわち、１回のユニークパターン検出ではエラー（二
より誤検出する恐れがあるために、上記実施例では複数
回の検出で同期確立を行うように構成されている。この
ように、本実施例によれば、簡単な構成でデジタル通信
装置のフレーム同期回路を実現することができる。

発明の詳細 な説明したように本発明は、所定のユニークパターンが
記憶されたメモリ回路と、このメモリ回路のパターンの
各ビットを順次読み出すカウンタと、この読み出された
各ビットと入力データの各ビットを順次比較し、不一致
の場合に前記カウンタなリセットする比較手段とを設け
、前記カウンタがユニークパターンのビット数をカウン
トしたときにその検出信号を出力するように構成したの
で、検出するユニークパターンのビット数にがかわらず
、簡単で小型の構成でユニークパターンを検出すること
ができる。

【図面の簡単な説明】

第１図は、本発明に係るユニークパターン検出回路の一
実施例を示すブロック図、第２図は、本発明の第２の実
施例を示すデジタル通信装置におけるフレーム同期回路
のブロック図、第３図は、従来例を示すブロック図であ
る。 １１・・・メモリ回路、１２・・・ｍ進カウンタ、１３
・・・排他的論理和（ＥＸ−ＯＲ）ゲート代理人の氏名
　弁理士　中　尾　敏　男　はか１名第　１　図 第２図

Claims (1)

【特許請求の範囲】
1. 予め所定のユニークパターンの各ビットがそれぞれの番
   地に記憶されたメモリ回路と、前記メモリ回路の番地を
   それぞれ順次指定し、前記ユニークパターンの各ビット
   を読み出すカウンタと、入力データの各ビットと前記メ
   モリ回路からのユニークパターンの各ビット信号を順次
   比較し、不一致の場合に前記カウンタをリセットする比
   較手段とを有し、前記カウンタが前記所定のユニークパ
   ターンのビット数をカウントしたときにその検出信号を
   出力することを特徴とするユニークパターン検出回路。