JPH02142223A

JPH02142223A - パリティチェック方式

Info

Publication number: JPH02142223A
Application number: JP29468288A
Authority: JP
Inventors: Shuzo Ogawa; 小川　修三
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-24
Filing date: 1988-11-24
Publication date: 1990-05-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕１つの送信回路から複数の受信回路へ同じ伝送データを
伝送する場合におけるパリティチェック方式に関し、複数箇所の受信回路に同一のデータを同時に送信する場
合に、送信側のパリティ生成回路と伝送線のパリティ信
号線の削減を可能にすることを目的とし、複数箇所へ同一のディジタルデータを伝送する際のパリ
ティチェック方式であって、送信すべきディジタルデー
タをそのまま複数箇所へ同時に送信する送信回路と、前
記送信回路からの伝送データを受信する複数個の受信回
路と、前記各受信回路で受信された伝送データの論理値
「１」の数の奇数か偶数かを識別する、各受信回路に対
応して設けられたパリティチェック回路と、前記複数個
のパリティチェック回路の識別結果を比較する回路とを
具備し、前記比較する回路の出力が不一致を示す時エラ
ー信号を出力するよう構成する。

〔産業上の利用分野〕

本発明は１つの送信回路から複数の受信回路へ同じ伝送
データを伝送する場合におけるパリティチェック方式に
関する。

〔従来の技術〕

従来のパリティチェック方式としては、送信回路と受信
回路の間の信号バスにパリティ信号線を１回路付加して
バスを構成し、送信側において１ビツトを追加して送信
し、受信側において論理値「１」を示すビットの奇数個
か偶数個かをあらかじめ定めた規則に照合してエラーの
有無をチエツクするのが一般的である。

〔発明が解決しようとする課題〕

前述のような従来のパリティチェック方式においては、
送信回路側にパリティ生成回路および伝送線にパリティ
信号線を追加しなければならないという課題があった。

本発明の目的は、複数箇所の受信回路に同一のデータを
同時に送信する場合に、送信側のパリティ生成回路と伝
送線のパリティ信号線の削減を可能にすることにある。

〔課題を解決するための手段〕

本発明においては、第１図に示されるように、送信回路
１と、複数個の受信回路２１〜２ｎと、受信回路に対応
して設けられるパリティチェック回路３１〜３ｎと、比
較回路４を具備するパリティチェック方式が提供される
。そして、送信回路１は複数箇所の受信回路２１〜２ｎ
へ同一のディジタルデータを伝送し、各受信回路で受信
された伝送データは対応するパリティチェック回路で伝
送データの論理値ｒｌＪの数が奇数か偶数かを識別する
。前記複数個のパリティチェック回路３１〜３日の識別
結果は比較回路４で比較され、その出力が不一致を示す
時はエラー信号Ｅを出力するように構成される。

〔作　用〕

前述のパリティチェック方式を用いれば、送信回路にお
いてはパリティチェックに関する回路は何等必要でなく
、伝送線に送出すべきデータを送出するのみである。伝
送線においてもパリティ信号のための特別な信号線は必
要としない。受信側においてはパリティチェック回路は
従来方式と同様なものでよく、伝送されたデータ中に論
理値「１」が奇数個あるか偶数個あるか判定し、各判定
結果を比較回路で比較する。比較結果が不一致と出力さ
れた時は送信信号を受信した複数個の受信回路のいずれ
かに伝送されたデータにエラーがあったことを示す。各
パリティチェック回路と比較回路の間には信号線が必要
となる。

〔実施例〕

本発明の一実施例としてのパリティチェック方式を行う
システムの回路図が第２図に示される。

このシステムは送信回路、複数の受信回路としてのメモ
リ素子２１１〜２ｎｍ　、複数の信号線バス６０１〜６
０ｎ１パリテイチ工ツク回路としての排他的オア回路３
０１〜３０ｎ、比較回路を構成する論理回路４０、およ
び出力制御回路５０を具備する。

メモリ素子はこの例ではｍ個で１つのメモリを構成する
。

第２図において、送信回路は、この例では受信回路のメ
モリに対するアドレス（Ａｏ　＝Ａ＋ｓ）　ヲ送信する
回路として示され、送信回路出力部のバッファ１０１−
１１５のみが示され他は省略されている。バッファの出
力は受信回路の数ｎに分岐され、それぞれ信号線バスを
介して受信回路のメモリへ供給される。メモリ素子２１
１〜２１ｍへは同じアドレスが供給され、Ｃ５（チップ
セレクト）信号によって１つのメモリ素子が選択される
。ＷＥはライトイネイブル、ＤＩはデータインプット、
囲はデータアウトプットを示す。信号線バス６０１には
メモリ素子２１１〜２１ｍのほかにパリティチェック回
路としての排他的オア回路３０１が接続され、この回路
は人力として送信回路のバッファからのＡ０〜Ａ　１　
ｓの信号、すなわち１６人力を受け、１６人力のうち論
理値ｒｌ」の数が奇数の時はｒｌ」を出力し、０または
偶数の時は「０」を出力する。信号線バス６０１以外の
回路についても同様である。

ｎ個の信号線バスに接続された各排他的オア回路の出力
は、このようにして、もしエラーなく伝送されたとする
と、すべて「１」かすべて「０」のいずれかを出力する
ことになる。比較回路４０は、１６個の入力がすべて「
１」かすべて「０」かの場合にのみ「１」を出力し、他
の場合は「０」を出力する。従ってパリティチェック回
路の出力論理値が全部一致した時のみ比較回路４０に「
１」を出力する。出力制御回路５０はゲート回路を備え
たインバータであって比較回路４０の出力を受はストロ
ーブパルスとしてのシステム信号Ｓによりゲートされて
、分岐された各伝送回路の遅延時間の相違による影響を
受けることなくエラー信号を出力する。システム信号Ｓ
は上述のような遅延時間の影響を受けないようなタイミ
ングを有する信号である。このようにして、いずれかの
伝送路にエラーがあった時は出力制御回路に低レベルの
エラー信号Ｅが出力される。

比較回路４０を構成する３個の論理回路はアンド回路と
ノア回路が並列して人力を受け、その出力を２人力オア
回路で論理和するものである。この回路はこれ以外の他
の組み合わせを用いることも可能である。出力制御回路
５０の出力に設けられた電圧Ｖｃｃと抵抗は、出力に低
レベルが出力されない時に、高レベルに保たれるように
するためのものである。

〔発明の効果〕

本発明によれば、複数箇所の受信回路に同一のデータを
同時に送信する場合に、送信側のパリティ生成回路と伝
送線のパリティ信号線を削減することができる。

【図面の簡単な説明】

第１図は本発明を説明するためのブロック図、および第２図は本発明の一実施例としてのパリティチェック方
式を行うシステムの回路図である。図において、１・・・送信回路、　　　　２１〜２ｎ・・・受信回路
、３１〜３ｎ・・・パリティチェック回路、４・・・比
較回路、　　　　４０・・・比較回路、５０・・・出力
制御回路、　　１０１〜１１５・・・バッファ、２１１
〜２ｎｍ・・・メモリ素子、３０１〜３０ｎ・・・排他的論理和回路、６０１〜６０
ｎ・・・信号線バス、Ｅ・・・エラー信号、　　　Ｓ・・・システム信号、で
ある。

Claims

【特許請求の範囲】複数箇所へ同一のディジタルデータを伝送する際のパリ
テイチェック方式であって、送信すべきディジタルデータをそのまま複数箇所へ同時
に送信する送信回路（１）と、前記送信回路（１）からの伝送データを受信する複数個
の受信回路（２１〜２ｎ）と、前記各受信回路（２１〜２ｎ）で受信された伝送データ
の論理値「１」の数の奇数か偶数かを識別する、各受信
回路に対応して設けられたパリテイチェック回路（３１
〜３ｎ）と、前記複数個のパリテイチェック回路（３１〜３ｎ）の識
別結果を比較する回路（４）とを具備し、前記比較する
回路（４）の出力が不一致を示す時エラー信号（Ｅ）を
出力するパリテイチェック方式。