JPH02142223A - パリティチェック方式 - Google Patents
パリティチェック方式Info
- Publication number
- JPH02142223A JPH02142223A JP29468288A JP29468288A JPH02142223A JP H02142223 A JPH02142223 A JP H02142223A JP 29468288 A JP29468288 A JP 29468288A JP 29468288 A JP29468288 A JP 29468288A JP H02142223 A JPH02142223 A JP H02142223A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuits
- parity check
- parity
- transmitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
1つの送信回路から複数の受信回路へ同じ伝送データを
伝送する場合におけるパリティチェック方式に関し、 複数箇所の受信回路に同一のデータを同時に送信する場
合に、送信側のパリティ生成回路と伝送線のパリティ信
号線の削減を可能にすることを目的とし、 複数箇所へ同一のディジタルデータを伝送する際のパリ
ティチェック方式であって、送信すべきディジタルデー
タをそのまま複数箇所へ同時に送信する送信回路と、前
記送信回路からの伝送データを受信する複数個の受信回
路と、前記各受信回路で受信された伝送データの論理値
「1」の数の奇数か偶数かを識別する、各受信回路に対
応して設けられたパリティチェック回路と、前記複数個
のパリティチェック回路の識別結果を比較する回路とを
具備し、前記比較する回路の出力が不一致を示す時エラ
ー信号を出力するよう構成する。
伝送する場合におけるパリティチェック方式に関し、 複数箇所の受信回路に同一のデータを同時に送信する場
合に、送信側のパリティ生成回路と伝送線のパリティ信
号線の削減を可能にすることを目的とし、 複数箇所へ同一のディジタルデータを伝送する際のパリ
ティチェック方式であって、送信すべきディジタルデー
タをそのまま複数箇所へ同時に送信する送信回路と、前
記送信回路からの伝送データを受信する複数個の受信回
路と、前記各受信回路で受信された伝送データの論理値
「1」の数の奇数か偶数かを識別する、各受信回路に対
応して設けられたパリティチェック回路と、前記複数個
のパリティチェック回路の識別結果を比較する回路とを
具備し、前記比較する回路の出力が不一致を示す時エラ
ー信号を出力するよう構成する。
本発明は1つの送信回路から複数の受信回路へ同じ伝送
データを伝送する場合におけるパリティチェック方式に
関する。
データを伝送する場合におけるパリティチェック方式に
関する。
従来のパリティチェック方式としては、送信回路と受信
回路の間の信号バスにパリティ信号線を1回路付加して
バスを構成し、送信側において1ビツトを追加して送信
し、受信側において論理値「1」を示すビットの奇数個
か偶数個かをあらかじめ定めた規則に照合してエラーの
有無をチエツクするのが一般的である。
回路の間の信号バスにパリティ信号線を1回路付加して
バスを構成し、送信側において1ビツトを追加して送信
し、受信側において論理値「1」を示すビットの奇数個
か偶数個かをあらかじめ定めた規則に照合してエラーの
有無をチエツクするのが一般的である。
前述のような従来のパリティチェック方式においては、
送信回路側にパリティ生成回路および伝送線にパリティ
信号線を追加しなければならないという課題があった。
送信回路側にパリティ生成回路および伝送線にパリティ
信号線を追加しなければならないという課題があった。
本発明の目的は、複数箇所の受信回路に同一のデータを
同時に送信する場合に、送信側のパリティ生成回路と伝
送線のパリティ信号線の削減を可能にすることにある。
同時に送信する場合に、送信側のパリティ生成回路と伝
送線のパリティ信号線の削減を可能にすることにある。
本発明においては、第1図に示されるように、送信回路
1と、複数個の受信回路21〜2nと、受信回路に対応
して設けられるパリティチェック回路31〜3nと、比
較回路4を具備するパリティチェック方式が提供される
。そして、送信回路1は複数箇所の受信回路21〜2n
へ同一のディジタルデータを伝送し、各受信回路で受信
された伝送データは対応するパリティチェック回路で伝
送データの論理値rlJの数が奇数か偶数かを識別する
。前記複数個のパリティチェック回路31〜3日の識別
結果は比較回路4で比較され、その出力が不一致を示す
時はエラー信号Eを出力するように構成される。
1と、複数個の受信回路21〜2nと、受信回路に対応
して設けられるパリティチェック回路31〜3nと、比
較回路4を具備するパリティチェック方式が提供される
。そして、送信回路1は複数箇所の受信回路21〜2n
へ同一のディジタルデータを伝送し、各受信回路で受信
された伝送データは対応するパリティチェック回路で伝
送データの論理値rlJの数が奇数か偶数かを識別する
。前記複数個のパリティチェック回路31〜3日の識別
結果は比較回路4で比較され、その出力が不一致を示す
時はエラー信号Eを出力するように構成される。
前述のパリティチェック方式を用いれば、送信回路にお
いてはパリティチェックに関する回路は何等必要でなく
、伝送線に送出すべきデータを送出するのみである。伝
送線においてもパリティ信号のための特別な信号線は必
要としない。受信側においてはパリティチェック回路は
従来方式と同様なものでよく、伝送されたデータ中に論
理値「1」が奇数個あるか偶数個あるか判定し、各判定
結果を比較回路で比較する。比較結果が不一致と出力さ
れた時は送信信号を受信した複数個の受信回路のいずれ
かに伝送されたデータにエラーがあったことを示す。各
パリティチェック回路と比較回路の間には信号線が必要
となる。
いてはパリティチェックに関する回路は何等必要でなく
、伝送線に送出すべきデータを送出するのみである。伝
送線においてもパリティ信号のための特別な信号線は必
要としない。受信側においてはパリティチェック回路は
従来方式と同様なものでよく、伝送されたデータ中に論
理値「1」が奇数個あるか偶数個あるか判定し、各判定
結果を比較回路で比較する。比較結果が不一致と出力さ
れた時は送信信号を受信した複数個の受信回路のいずれ
かに伝送されたデータにエラーがあったことを示す。各
パリティチェック回路と比較回路の間には信号線が必要
となる。
本発明の一実施例としてのパリティチェック方式を行う
システムの回路図が第2図に示される。
システムの回路図が第2図に示される。
このシステムは送信回路、複数の受信回路としてのメモ
リ素子211〜2nm 、複数の信号線バス601〜6
0n1パリテイチ工ツク回路としての排他的オア回路3
01〜30n、比較回路を構成する論理回路40、およ
び出力制御回路50を具備する。
リ素子211〜2nm 、複数の信号線バス601〜6
0n1パリテイチ工ツク回路としての排他的オア回路3
01〜30n、比較回路を構成する論理回路40、およ
び出力制御回路50を具備する。
メモリ素子はこの例ではm個で1つのメモリを構成する
。
。
第2図において、送信回路は、この例では受信回路のメ
モリに対するアドレス(Ao =A+s) ヲ送信する
回路として示され、送信回路出力部のバッファ101−
115のみが示され他は省略されている。バッファの出
力は受信回路の数nに分岐され、それぞれ信号線バスを
介して受信回路のメモリへ供給される。メモリ素子21
1〜21mへは同じアドレスが供給され、C5(チップ
セレクト)信号によって1つのメモリ素子が選択される
。WEはライトイネイブル、DIはデータインプット、
囲はデータアウトプットを示す。信号線バス601には
メモリ素子211〜21mのほかにパリティチェック回
路としての排他的オア回路301が接続され、この回路
は人力として送信回路のバッファからのA0〜A 1
sの信号、すなわち16人力を受け、16人力のうち論
理値rl」の数が奇数の時はrl」を出力し、0または
偶数の時は「0」を出力する。信号線バス601以外の
回路についても同様である。
モリに対するアドレス(Ao =A+s) ヲ送信する
回路として示され、送信回路出力部のバッファ101−
115のみが示され他は省略されている。バッファの出
力は受信回路の数nに分岐され、それぞれ信号線バスを
介して受信回路のメモリへ供給される。メモリ素子21
1〜21mへは同じアドレスが供給され、C5(チップ
セレクト)信号によって1つのメモリ素子が選択される
。WEはライトイネイブル、DIはデータインプット、
囲はデータアウトプットを示す。信号線バス601には
メモリ素子211〜21mのほかにパリティチェック回
路としての排他的オア回路301が接続され、この回路
は人力として送信回路のバッファからのA0〜A 1
sの信号、すなわち16人力を受け、16人力のうち論
理値rl」の数が奇数の時はrl」を出力し、0または
偶数の時は「0」を出力する。信号線バス601以外の
回路についても同様である。
n個の信号線バスに接続された各排他的オア回路の出力
は、このようにして、もしエラーなく伝送されたとする
と、すべて「1」かすべて「0」のいずれかを出力する
ことになる。比較回路40は、16個の入力がすべて「
1」かすべて「0」かの場合にのみ「1」を出力し、他
の場合は「0」を出力する。従ってパリティチェック回
路の出力論理値が全部一致した時のみ比較回路40に「
1」を出力する。出力制御回路50はゲート回路を備え
たインバータであって比較回路40の出力を受はストロ
ーブパルスとしてのシステム信号Sによりゲートされて
、分岐された各伝送回路の遅延時間の相違による影響を
受けることなくエラー信号を出力する。システム信号S
は上述のような遅延時間の影響を受けないようなタイミ
ングを有する信号である。このようにして、いずれかの
伝送路にエラーがあった時は出力制御回路に低レベルの
エラー信号Eが出力される。
は、このようにして、もしエラーなく伝送されたとする
と、すべて「1」かすべて「0」のいずれかを出力する
ことになる。比較回路40は、16個の入力がすべて「
1」かすべて「0」かの場合にのみ「1」を出力し、他
の場合は「0」を出力する。従ってパリティチェック回
路の出力論理値が全部一致した時のみ比較回路40に「
1」を出力する。出力制御回路50はゲート回路を備え
たインバータであって比較回路40の出力を受はストロ
ーブパルスとしてのシステム信号Sによりゲートされて
、分岐された各伝送回路の遅延時間の相違による影響を
受けることなくエラー信号を出力する。システム信号S
は上述のような遅延時間の影響を受けないようなタイミ
ングを有する信号である。このようにして、いずれかの
伝送路にエラーがあった時は出力制御回路に低レベルの
エラー信号Eが出力される。
比較回路40を構成する3個の論理回路はアンド回路と
ノア回路が並列して人力を受け、その出力を2人力オア
回路で論理和するものである。この回路はこれ以外の他
の組み合わせを用いることも可能である。出力制御回路
50の出力に設けられた電圧Vccと抵抗は、出力に低
レベルが出力されない時に、高レベルに保たれるように
するためのものである。
ノア回路が並列して人力を受け、その出力を2人力オア
回路で論理和するものである。この回路はこれ以外の他
の組み合わせを用いることも可能である。出力制御回路
50の出力に設けられた電圧Vccと抵抗は、出力に低
レベルが出力されない時に、高レベルに保たれるように
するためのものである。
本発明によれば、複数箇所の受信回路に同一のデータを
同時に送信する場合に、送信側のパリティ生成回路と伝
送線のパリティ信号線を削減することができる。
同時に送信する場合に、送信側のパリティ生成回路と伝
送線のパリティ信号線を削減することができる。
第1図は本発明を説明するためのブロック図、および
第2図は本発明の一実施例としてのパリティチェック方
式を行うシステムの回路図である。 図において、 1・・・送信回路、 21〜2n・・・受信回路
、31〜3n・・・パリティチェック回路、4・・・比
較回路、 40・・・比較回路、50・・・出力
制御回路、 101〜115・・・バッファ、211
〜2nm・・・メモリ素子、 301〜30n・・・排他的論理和回路、601〜60
n・・・信号線バス、 E・・・エラー信号、 S・・・システム信号、で
ある。
式を行うシステムの回路図である。 図において、 1・・・送信回路、 21〜2n・・・受信回路
、31〜3n・・・パリティチェック回路、4・・・比
較回路、 40・・・比較回路、50・・・出力
制御回路、 101〜115・・・バッファ、211
〜2nm・・・メモリ素子、 301〜30n・・・排他的論理和回路、601〜60
n・・・信号線バス、 E・・・エラー信号、 S・・・システム信号、で
ある。
Claims (1)
- 【特許請求の範囲】 複数箇所へ同一のディジタルデータを伝送する際のパリ
テイチェック方式であって、 送信すべきディジタルデータをそのまま複数箇所へ同時
に送信する送信回路(1)と、 前記送信回路(1)からの伝送データを受信する複数個
の受信回路(21〜2n)と、 前記各受信回路(21〜2n)で受信された伝送データ
の論理値「1」の数の奇数か偶数かを識別する、各受信
回路に対応して設けられたパリテイチェック回路(31
〜3n)と、 前記複数個のパリテイチェック回路(31〜3n)の識
別結果を比較する回路(4)とを具備し、前記比較する
回路(4)の出力が不一致を示す時エラー信号(E)を
出力するパリテイチェック方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29468288A JPH02142223A (ja) | 1988-11-24 | 1988-11-24 | パリティチェック方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29468288A JPH02142223A (ja) | 1988-11-24 | 1988-11-24 | パリティチェック方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02142223A true JPH02142223A (ja) | 1990-05-31 |
Family
ID=17810942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29468288A Pending JPH02142223A (ja) | 1988-11-24 | 1988-11-24 | パリティチェック方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02142223A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5084219A (ja) * | 1973-11-26 | 1975-07-08 | ||
JPS55139699A (en) * | 1979-04-18 | 1980-10-31 | Mitsubishi Electric Corp | Error detection system of memory unit |
JPS6084040A (ja) * | 1983-06-01 | 1985-05-13 | Hitachi Ltd | 冗長化伝送システムの異常監視方式 |
-
1988
- 1988-11-24 JP JP29468288A patent/JPH02142223A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5084219A (ja) * | 1973-11-26 | 1975-07-08 | ||
JPS55139699A (en) * | 1979-04-18 | 1980-10-31 | Mitsubishi Electric Corp | Error detection system of memory unit |
JPS6084040A (ja) * | 1983-06-01 | 1985-05-13 | Hitachi Ltd | 冗長化伝送システムの異常監視方式 |
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