JPH05189364A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH05189364A JPH05189364A JP4005736A JP573692A JPH05189364A JP H05189364 A JPH05189364 A JP H05189364A JP 4005736 A JP4005736 A JP 4005736A JP 573692 A JP573692 A JP 573692A JP H05189364 A JPH05189364 A JP H05189364A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processor
- slave
- bus control
- master processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 マスタープロセッサと複数のスレーブプロセ
ッサとを有するシステムにおいて、常時マスタープロセ
ッサからスレーブプロセッサへアクセス可能なバス制御
方式を提供する。 【構成】 メイン制御を受け持つマスタープロセッサ
（１）と、アドレス指定のためのアドレスバス（２）
と、データバス（３）と、隣接する各優先回路（１５，
１６）間を接続する信号線（４）と、スレーブプロセッ
サ（１７，１８）に接続された双方向バッファ（５，
６）と、アドレス信号とＩＤ番号とを比較するデコーダ
ー回路（７，８）と、デコーダ信号入力、及び信号線入
力を基にスレーブプロセッサの動作の許可・不許可を判
断する回路を構成する各論理ゲート（９〜１４）とから
構成される。
ッサとを有するシステムにおいて、常時マスタープロセ
ッサからスレーブプロセッサへアクセス可能なバス制御
方式を提供する。 【構成】 メイン制御を受け持つマスタープロセッサ
（１）と、アドレス指定のためのアドレスバス（２）
と、データバス（３）と、隣接する各優先回路（１５，
１６）間を接続する信号線（４）と、スレーブプロセッ
サ（１７，１８）に接続された双方向バッファ（５，
６）と、アドレス信号とＩＤ番号とを比較するデコーダ
ー回路（７，８）と、デコーダ信号入力、及び信号線入
力を基にスレーブプロセッサの動作の許可・不許可を判
断する回路を構成する各論理ゲート（９〜１４）とから
構成される。
Description
【０００１】
【産業上の利用分野】本発明は１つのマスタプロセッサ
と複数のスレーブプロセッサとを有するシステムのバス
制御方式に関する。
と複数のスレーブプロセッサとを有するシステムのバス
制御方式に関する。
【０００２】
【従来の技術】従来のシステム構成では、各スレーブプ
ロセッサは、アドレス指定を受けた際に、動作許可信号
を得るが、他のスレーブプロセッサに動作禁止の信号を
与える機能は有していなかった。
ロセッサは、アドレス指定を受けた際に、動作許可信号
を得るが、他のスレーブプロセッサに動作禁止の信号を
与える機能は有していなかった。
【０００３】
【発明が解決しようとする課題】このため、従来の方式
では、動作許可信号が与えられればその通りに動作する
だけであり、スレーブプロセッサの故障等により、常時
故障したスレーブプロセッサが動作した場合、マスタプ
ロセッサは全てのスレーブプロセッサへアクセスできな
くなるという問題があった。
では、動作許可信号が与えられればその通りに動作する
だけであり、スレーブプロセッサの故障等により、常時
故障したスレーブプロセッサが動作した場合、マスタプ
ロセッサは全てのスレーブプロセッサへアクセスできな
くなるという問題があった。
【０００４】そこで、本発明の技術的課題は、上記欠点
に鑑み、複数のプロセッサに同時に信号出力動作がかか
る場合においても、マスタプロセッサに最も近いスレー
ブプロセッサのみを優先して動作させるバス制御方式を
提供することである。
に鑑み、複数のプロセッサに同時に信号出力動作がかか
る場合においても、マスタプロセッサに最も近いスレー
ブプロセッサのみを優先して動作させるバス制御方式を
提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、所定の
アドレス信号を出力するマスタプロセッサと、前記アド
レス信号に応じてアクセスする複数のスレーブプロセッ
サとを有するシステムに使用されるバス制御方式におい
て、複数の優先回路を、前記複数のスレーブプロセッサ
と対応して設け、前記複数の優先回路は、前記マスタプ
ロセッサに対して、バスを介して、順次下位方向に配さ
れ、前記アドレス信号が、前記マスタプロセッサに最も
近いスレーブプロセッサと少なくとも他の１以上のスレ
ーブプロセッサとを同時にアクセスする場合には、前記
マスタプロセッサに最も近い前記スレーブプロセッサの
みを優先してアクセスさせることを特徴とするバス制御
方式が得られる。
アドレス信号を出力するマスタプロセッサと、前記アド
レス信号に応じてアクセスする複数のスレーブプロセッ
サとを有するシステムに使用されるバス制御方式におい
て、複数の優先回路を、前記複数のスレーブプロセッサ
と対応して設け、前記複数の優先回路は、前記マスタプ
ロセッサに対して、バスを介して、順次下位方向に配さ
れ、前記アドレス信号が、前記マスタプロセッサに最も
近いスレーブプロセッサと少なくとも他の１以上のスレ
ーブプロセッサとを同時にアクセスする場合には、前記
マスタプロセッサに最も近い前記スレーブプロセッサの
みを優先してアクセスさせることを特徴とするバス制御
方式が得られる。
【０００６】また、本発明によれば、上記バス制御方式
において、前記複数の優先回路は、各々予め定められた
固有のＩＤ番号を有すると共に、前記アドレス信号と前
記ＩＤ番号との一致を検出して、検出信号を出力するデ
コーダと、前記検出信号に基づいて、前記複数の優先回
路に対応する前記複数のスレーブプロセッサのアクセス
を許可する許可手段と、前記検出信号に基づいて、バス
禁止情報を、前記バスを介して前記下位方向に配される
優先回路に送出するバス禁止情報送出手段とを有し、前
記下位方向に配される優先回路は、前記バス禁止情報を
受け、対応するスレーブプロセッサのアクセスを禁止す
る禁止手段を有することを特徴とするバス制御方式が得
られる。
において、前記複数の優先回路は、各々予め定められた
固有のＩＤ番号を有すると共に、前記アドレス信号と前
記ＩＤ番号との一致を検出して、検出信号を出力するデ
コーダと、前記検出信号に基づいて、前記複数の優先回
路に対応する前記複数のスレーブプロセッサのアクセス
を許可する許可手段と、前記検出信号に基づいて、バス
禁止情報を、前記バスを介して前記下位方向に配される
優先回路に送出するバス禁止情報送出手段とを有し、前
記下位方向に配される優先回路は、前記バス禁止情報を
受け、対応するスレーブプロセッサのアクセスを禁止す
る禁止手段を有することを特徴とするバス制御方式が得
られる。
【０００７】また、本発明によれば、上記バス制御方式
において、前記複数の優先回路は、論理ゲートにより、
前記許可手段、前記バス禁止情報送出手段、及び前記禁
止手段を構成してなることを特徴とするバス制御方式が
得られる。
において、前記複数の優先回路は、論理ゲートにより、
前記許可手段、前記バス禁止情報送出手段、及び前記禁
止手段を構成してなることを特徴とするバス制御方式が
得られる。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１において、システムの正常動作時で
は、マスタプロセッサ１より、アドレスバス２を通じて
アドレス信号が優先回路１５，１６に与えられる。各ス
レーブプロセッサ１７，１８と接続された優先回路１
５，１６では、アドレス信号をデコーダ７，８でデコー
ドし、デコードされたアドレス信号と予め設定されたＩ
Ｄナンバーとの一致を検出する。論理ゲート９〜１４
は、デコーダ７，８からの検出出力と信号線４からの信
号とに基づいて、スレーブプロセッサ１７，１８の動作
の許可・不許可を判断し、許可された場合は、スレーブ
プロセッサ１７又は１８とマスタプロセッサ１との間で
双方向バッファ５，６、データバス３を介してデータの
やりとりが可能となる。
は、マスタプロセッサ１より、アドレスバス２を通じて
アドレス信号が優先回路１５，１６に与えられる。各ス
レーブプロセッサ１７，１８と接続された優先回路１
５，１６では、アドレス信号をデコーダ７，８でデコー
ドし、デコードされたアドレス信号と予め設定されたＩ
Ｄナンバーとの一致を検出する。論理ゲート９〜１４
は、デコーダ７，８からの検出出力と信号線４からの信
号とに基づいて、スレーブプロセッサ１７，１８の動作
の許可・不許可を判断し、許可された場合は、スレーブ
プロセッサ１７又は１８とマスタプロセッサ１との間で
双方向バッファ５，６、データバス３を介してデータの
やりとりが可能となる。
【００１０】次に、あるアドレス指定に対して何らかの
異常により複数のスレーブプロセッサ１７，１８に同時
に動作許可がかかる場合を考える。まず、アドレスバス
を介して、アドレス信号はデコーダ７，８でデコードさ
れ、ＩＤナンバーと比較される。このとき、何らかの異
常で共に一致した場合、デコーダ７，８の出力は各々Ｌ
になる。優先回路１５，１６のバス４では、一番マスタ
プロセッサ１に近い所でＨレベルに設定されているの
で、インバータ１１の出力はＬとなり、ＯＲゲート９の
出力はＬとなるので、双方向バッファ５には動作許可が
与えられ、スレーブプロセッサ１７はマスタ側とデータ
交換が可能になる。
異常により複数のスレーブプロセッサ１７，１８に同時
に動作許可がかかる場合を考える。まず、アドレスバス
を介して、アドレス信号はデコーダ７，８でデコードさ
れ、ＩＤナンバーと比較される。このとき、何らかの異
常で共に一致した場合、デコーダ７，８の出力は各々Ｌ
になる。優先回路１５，１６のバス４では、一番マスタ
プロセッサ１に近い所でＨレベルに設定されているの
で、インバータ１１の出力はＬとなり、ＯＲゲート９の
出力はＬとなるので、双方向バッファ５には動作許可が
与えられ、スレーブプロセッサ１７はマスタ側とデータ
交換が可能になる。
【００１１】この時、ＡＮＤゲート１３は、デコーダ７
の出力のＬとマスタプロセッサに最も近いバス４のＨの
入力に対してＬを出力する。この出力のＬはバス４を通
して、後方の優先回路１６へ送られ、インバータ１２を
通る。その結果、ＯＲゲート１０は、インバータ１２の
出力のＨとデコーダ８の出力のＬに対しＨを出力し、双
方向バッファ６に、動作禁止がかかる結果となる。以
下、後続の回路に対しても同様の動作を行なう。
の出力のＬとマスタプロセッサに最も近いバス４のＨの
入力に対してＬを出力する。この出力のＬはバス４を通
して、後方の優先回路１６へ送られ、インバータ１２を
通る。その結果、ＯＲゲート１０は、インバータ１２の
出力のＨとデコーダ８の出力のＬに対しＨを出力し、双
方向バッファ６に、動作禁止がかかる結果となる。以
下、後続の回路に対しても同様の動作を行なう。
【００１２】
【発明の効果】以上の説明のとおり、本発明によれば、
何らかの異常により複数のスレーブプロセッサに同時に
信号出力動作がかかっても、自分よりもマスタプロセッ
サから遠くに配置されたスレーブプロセッサには出力禁
止信号を与えることでマスタプロセッサからのアクセス
を可能にするという効果を有する。
何らかの異常により複数のスレーブプロセッサに同時に
信号出力動作がかかっても、自分よりもマスタプロセッ
サから遠くに配置されたスレーブプロセッサには出力禁
止信号を与えることでマスタプロセッサからのアクセス
を可能にするという効果を有する。
【図１】本発明の一実施例のブロック図である。
１ マスタプロセッサ ２ アドレスバス ３ データバス ４ 優先回路を構成するバス ５，６ 双方向バッファ ７，８ デコーダ ９，１０ ＯＲゲート １１，１２ インバータ １３，１４ ＡＮＤゲート １５，１６ 優先回路 １７，１８ スレーブプロセッサ
Claims (3)
- 【請求項１】 所定のアドレス信号を出力するマスタプ
ロセッサと、前記アドレス信号に応じてアクセスする複
数のスレーブプロセッサとを有するシステムに使用され
るバス制御方式において、 複数の優先回路を、前記複数のスレーブプロセッサと対
応して設け、 前記複数の優先回路は、前記マスタプロセッサに対し
て、バスを介して、順次下位方向に配され、前記アドレ
ス信号が、前記マスタプロセッサに最も近いスレーブプ
ロセッサと少なくとも他の１以上のスレーブプロセッサ
とを同時にアクセスする場合には、前記マスタプロセッ
サに最も近い前記スレーブプロセッサのみを優先してア
クセスさせることを特徴とするバス制御方式。 - 【請求項２】 請求項１記載のバス制御方式において、 前記複数の優先回路は、各々予め定められた固有のＩＤ
番号を有すると共に、 前記アドレス信号と前記ＩＤ番号との一致を検出して、
検出信号を出力するデコーダと、 前記検出信号に基づいて、前記複数の優先回路に対応す
る前記複数のスレーブプロセッサのアクセスを許可する
許可手段と、 前記検出信号に基づいて、バス禁止情報を、前記バスを
介して前記下位方向に配される優先回路に送出するバス
禁止情報送出手段とを有し、 前記下位方向に配される優先回路は、前記バス禁止情報
を受け、対応するスレーブプロセッサのアクセスを禁止
する禁止手段を有することを特徴とするバス制御方式。 - 【請求項３】 請求項２記載のバス制御方式において、
前記複数の優先回路は、論理ゲートにより、前記許可手
段、前記バス禁止情報送出手段、及び前記禁止手段を構
成してなることを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005736A JPH05189364A (ja) | 1992-01-16 | 1992-01-16 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005736A JPH05189364A (ja) | 1992-01-16 | 1992-01-16 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189364A true JPH05189364A (ja) | 1993-07-30 |
Family
ID=11619390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005736A Pending JPH05189364A (ja) | 1992-01-16 | 1992-01-16 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189364A (ja) |
-
1992
- 1992-01-16 JP JP4005736A patent/JPH05189364A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990818 |