JP3259260B2 - 複数プロセッサ・システムのためのアドレス再同報装置および論理バス動作方法 - Google Patents

複数プロセッサ・システムのためのアドレス再同報装置および論理バス動作方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にコンピュータ
・システムに関し、特に、コンピュータ・システム内の
複数の処理装置を相互接続するバス・アーキテクチャに
関する。
【０００２】
【従来の技術】複数の資源を使用するコンピュータ・シ
ステムは通常、各資源（リソース）が残りの資源をアク
セスできるようにこれらの資源を相互接続する。より偉
大なシステム性能を得ようとして処理装置資源の数を増
加することは、物理資源の数が増加するときに発生する
設計的なトレードオフを十分に認識した上で、慎重に実
施されねばならない。従って、追加の処理装置は並列動
作によりシステム性能を改善するものと思われる反面、
電気的負荷などの物理現象がこうした改善を直ちに制限
する。このことは、システム資源が処理装置、メモリ素
子または入出力サブシステムかに関わらず、当てはま
る。
【０００３】高性能で低価格の集積回路マイクロプロセ
ッサの出現により、多数の処理装置を並列接続すること
により、全体的なシステム性能を改善することに対する
関心が高まった。しかしながら現実には並列接続される
追加の各処理装置は、容量負荷を既存の電気的相互接続
すなわちシステム・バスに追加する。容量が増すと、バ
スの最大信号周波数能力が低下する。従って、特定のク
ロスオーバ・ポイントにおいて、バス上の全てのプロセ
ッサに影響するこの周波数の低下がバスにプロセッサを
追加することにより得られる利点を上回ることになる。
換言すると、システム・バスに接続される並列処理装置
または他の資源の増加は、結局、全体的なシステム性能
の相対的な低下につながることになる。
【０００４】上述の現象は特に、共用アドレス／コマン
ド（以降では一般にアドレスとして参照される）を使用
する対称的マルチプロセッサ（ＳＭＰ）システムに当て
はまる。こうしたアーキテクチャでは、アドレス・バ
ス、メモリ制御装置及び入出力サブシステムが処理装置
間で共通である。共通アドレス・バスの必要性は、実質
的に全ての高速処理装置がオンボード・キャッシュを組
み込み、それ自体、キャッシュ・コヒーレンシを維持す
るために、共通アドレス・バスをスヌープしなければな
らない事実に大きく起因する。アドレス・バスは多くの
システム資源に共通であるので、アドレス・バスがシス
テム・クロック周波数を制限する負荷に最も遭遇しやす
いことが判明している。スヌーピング以外のキャッシュ
・コヒーレンシ技法も実現されるがこれらの成功はある
程度制限される。こうした技法の例として、ディレクト
リ・ベースのメモリ・システムまたは全てのキャッシュ
・メモリが含まれる。更に分離バス上でコヒーレンシを
維持する技法も適用される。しかしながら、全てのこう
した技法は大規模な追加のハードウェア及びシステムの
複雑化を要求する傾向がある。
【０００５】共用バス複数プロセッサ・システムではま
た、故障状態が検出されるときに、故障を分離すること
が困難であることが判明している。これは部分的には、
全てのユニットが同一のバスに接続されているときに故
障ユニットを分離する複雑性に起因する。現在実施され
る故障分離では、サービスマンがバスに接続される各交
換可能なコンポーネントを取り外し、それらを個々にテ
ストするか、或いは全てのコンポーネントを１度に交換
することがしばしば要求される。複数プロセッサ・シス
テムの高価格及びユーザ要求を考慮すると、後者の対応
が標準となる傾向がある。
【０００６】以上を鑑み、処理装置または他のシステム
資源を最小の負荷的影響により追加することを可能に
し、修復テストの間に市場交換可能ユニット（ＦＲＵ）
の選択的分離を容易にするバス・アーキテクチャが望ま
れる。
【０００７】
【発明が解決しようとする課題】本発明は、論理バス・
アーキテクチャを提供することにより、従来の問題を解
決する。この論理バス・アーキテクチャは、各々が複数
のアドレス線を有する複数の処理装置と、複数の処理装
置からマスタ処理装置を識別するアービトレーション手
段と、複数の処理装置のアドレス線に接続され、アドレ
スを選択的に受信及び再同報するアドレス再同報手段と
を含み、再同報アドレスの選択が、アービトレーション
手段によるマスタ処理装置の識別に応答して実施され
る。
【０００８】別の形態では、本発明は複数の処理装置を
相互接続するアドレス再同報装置に関し、これは複数の
処理装置のアドレス線に接続される複数の双方向ポート
と、複数の処理装置のマスタを識別するデータを受信す
る手段と、複数の処理装置のアドレス線に、識別マスタ
処理装置のアドレス線からアドレスを受信させ、受信ア
ドレスを他の処理装置のアドレス線に再同報させる、双
方向ポートを相互接続する手段とを含む。
【０００９】本発明はまた、複数のデータ処理装置を有
するシステムにおいても実現されうる。そこでは本発明
は、複数のデータ処理装置間でアドレスを伝達するよう
に、論理バスをオペレートする方法に関連し、この方法
は、論理バスへの入力として、複数の処理装置の１つを
マスタ処理装置として識別するアービトレーション・デ
ータを受信するステップと、識別されたマスタ処理装置
に接続される論理バスのポートにおいて、識別マスタ処
理装置からアドレスを受信する動作モードを確立するス
テップと、他の処理装置に接続される論理バスのポート
において、識別マスタ処理装置からのアドレスを選択的
に再同報する動作モードを確立するステップと、識別マ
スタ処理装置からのアドレスを対応する論理ポートにお
いて受信し、他の処理装置に接続される論理バスのポー
トを通じて、アドレスを再同報するステップとを含む。
【００１０】
【課題を解決するための手段】本発明の特定の態様によ
れば、複数の処理装置のアドレス・バス、メモリ制御装
置及び入出力サブシステムが、電気的に能動的なアドレ
ス再同報チップのポートに接続される。共用アドレス・
バスの電気的負荷がアドレス信号をアドレス再同報チッ
プ・レシーバ、マルチプレクサ及びドライバを通じて、
経路指定することにより回避される。ポートの選択及び
方向性はアービタ内で導出されるマスタ処理装置の指定
にもとづく。アービタはバス・マスタを通常通りに決定
し、その情報をバスに接続される処理装置、メモリ制御
装置及び入出力サブシステムだけでなく、アドレス再同
報チップにも送信する。それにより、アドレス信号が指
定バス・マスタのアドレス・バス上で生成されるとき、
論理バスが既に構成されて、バス・マスタに対応するポ
ートを通じてアドレス情報を受信し、その情報を残りの
ポートから送信する。このように、論理バスのアドレス
再同報チップが、接続される各システム資源からは、あ
たかも共通物理バスのように思われ、電気的負荷を取り
除くことにより最小信号遅延を実現し、クロック・サイ
クルの損失を招かない。更に故障分離の間に、ポートを
選択的に使用禁止にするために、アドレス再同報チップ
内のレシーバ／ドライバ素子が使用可能である。
【００１１】
【発明の実施の形態】図１は、本発明が関係するタイプ
のコンピュータ・システムのブロック図を示す。図示の
ように、参照番号１により一般に示される複数の処理装
置（ＣＰＵ）は、それぞれのアドレス／コマンド線を有
し、それらはコンピュータ・システムのアドレス／コマ
ンド・バス２に共通に接続される。メモリ制御装置３も
アドレス／コマンド・バス２に接続され、同様に関連Ｐ
ＣＩバス６及び入出力バス７を有する入出力サブシステ
ム４も接続される。図１において具現化されるように、
コンピュータ・システムの主メモリ８は、メモリ制御装
置３に接続され、クロスバー・スイッチ９を通じて、複
数の処理装置１のそれぞれのデータ・バス接続される。
アービタ１１は、各クロック・サイクルにおいてバス・
マスタを選択及び指定する間に、メモリ制御装置３、一
連の処理装置１及び入出力システム４と通信する。
【００１２】ＣＰＵ１は処理能力を有する点で固有のも
のではない。高度コンピュータ・システムは、入出力サ
ブシステム４の他にメモリ制御装置３内に知能的処理装
置を有する。図１のシステム内の処理装置、及び特にＣ
ＰＵ１内の処理装置は、関連付けられる高速キャッシュ
・メモリを有しうる。こうした状況では、キャッシュに
関連付けられる処理装置のキャッシュ・コヒーレンシを
維持するスヌーピングのために、アドレス／コマンド・
バス２を共通接続することが必要である。
【００１３】共通アドレス／コマンド・バス２は、キャ
ッシュ・コヒーレンシのための情報資源を提供するが、
そのことは電気的負荷、並びに関連クロック周波数制限
の導入を代償とする。クロック同期式コンピュータ・シ
ステムの従来の負荷緩衝ラッチは、伝送路において１ク
ロック以上の遅延を導入し、並列アーキテクチャにより
高性能を追求するシステムにとって、明らかに減損的な
設計パラメータとなる。
【００１４】本発明による解決方法は、図２に示される
論理バス・アーキテクチャである。アドレス再同報チッ
プ（Address Rebroadcast Chip：ＡＲＣ）により実現さ
れる論理バス・アーキテクチャが、刻時信号が同一アド
レス保有期間内にそれらの宛先に達するように保証する
ことにより遅延を最小化する。図３において波形により
示される本態様では、アドレス保有期間は１／２クロッ
ク・サイクルである。アドレス信号は１／２クロック・
サイクル以内に伝播して安定化し、その時点で、バス・
スヌーパによりサンプリングされる（ここでスヌーパ
は、アドレス・バスをモニタする他のＣＰＵ、入出力ハ
ブ、メモリ制御装置などを指し示す）。現マスタのアド
レス・ドライバの非活動化及び選択マスタのドライバの
活動化から、１／２クロック・サイクルの遅延が存在
し、ドライバのオーバラップ状態を回避する。
【００１５】図２の論理バス・アーキテクチャはまた、
個々の処理装置に接続されるポートを選択的に使用禁止
にする資源を提供する。この機能は故障テストや電力節
約などの目的のために処理装置の分離を容易にする。
【００１６】図２に示される態様では、複数の中央処理
装置（ＣＰＵ）１３乃至１８が、それらのアドレス／コ
マンド・バスを介して、アドレス再同報チップ１２のそ
れぞれの入力ポート０乃至２に電気的に接続される。メ
モリ制御装置３及び入出力サブシステム４もそれらのア
ドレス／コマンド線を介して、アドレス再同報チップ１
２のポート３及び４に接続される。ポート０乃至４はそ
れぞれのバスに匹敵する幅である。ＣＰＵ１３及び１４
は、ポート０のアドレス／コマンド・バスに共通に接続
されるように示されるが、コンピュータ・システムのサ
ービス性の観点から、単一ボードから成る市場交換可能
ユニット（ＦＲＵ）として構成される。
【００１７】図２に示される各ＣＰＵ、メモリ制御装置
及び入出力サブシステムは、少なくとも１つの処理装置
を組み込む。メモリ制御装置３及び入出力サブシステム
４内における処理装置の存在は、高度複数プロセッサ・
コンピュータ・システムを表し、こうした資源はバス・
マスタ機能を有する。
【００１８】アドレス再同報チップ１２は、外部物理ア
ドレス／コマンド・バスと論理的に等価にサービスし、
物理バス及びその最大動作周波数を低下させる電気的負
荷の影響無しにその機能を達成する。図１を別の観点か
らみると、アドレス再同報チップ１２は物理バスの機能
を提供する一方、アドレス／コマンド・バス２を置換す
る。
【００１９】アドレス再同報チップ１２により提供され
るアドレス／コマンド・バスの等価機能は、アービタ１
１内で生成されるシステム・レベル情報の賢明な使用に
より達成される。アービタ１１はバス・マスタ、すなわ
ち次の続く１クロック・サイクル以上の間にアドレス／
コマンド・バス及びデータ・バスの排他的アクセスを有
するシステム資源を決定する。こうした資源はＣＰＵ処
理装置、メモリ制御装置処理装置、または入出力サブシ
ステム処理装置のいずれであってもよい。図２に示され
るように、アドレス再同報チップ１２はアービタ１１が
次のアドレス／コマンド・バス伝送シーケンスにおける
バス・マスタを決定するや否や、バス・マスタ識別情報
を受信し、それをラッチ１９に記憶する。アドレス／コ
マンド・バス信号が伝送される以前にアービトレーショ
ンが解決されるので、その情報はアドレス再同報チップ
１２内で、アドレス信号が伝送される以前にポート間の
信号路を構成するために使用される。従って、信号が次
の続くクロック・サイクルの間に伝送されるとき、それ
らは即時受信され、再同報される。
【００２０】図２に示される態様では、アドレス再同報
チップ１２はアービタ１１により出力され、ラッチ１９
に記憶されるバス・マスタ情報により、マルチプレクサ
２１、２２、２３、２４及び２６をセットし、指定バス
・マスタにもとづきアドレス／コマンド情報を受信また
は再同報する。例えばアービタ１１が、バスへのアクセ
スを要求するアービトレーション要求信号ＡＢＲを、Ｃ
ＰＵ１６内の処理装置から受信し、アクセスが使用可能
な場合、アービタ１１はアービトレーション許可信号Ａ
ＢＧをＣＰＵ１６に返却し、同時にラッチ１９に次の続
くバス・マスタを有するポートとして、ポート１の識別
を伝送する。ＣＰＵ１６がアドレス再同報チップ１２の
ポート１に接続されるアドレス／コマンド線を駆動する
とき、マルチプレクサ２１、２２、２４及び２６は、既
にその情報をそれぞれのポート０、２、３及び４に再同
報するように構成済みである。ＣＰＵ１６の負荷はＣＰ
Ｕ１５及びポート１だけであり、ポート０、２、３及び
４における信号は、アドレス再同報チップ１２内のドラ
イバにより供給されるので、ＣＰＵ１６に対するバス負
荷の影響が排除される。ＣＰＵ１６から発せられるアド
レス／コマンド信号の受信及び再同報は、１アドレス保
有期間内に達成される。バス・スレーブ資源の側から見
ると、それらがＣＰＵ、メモリ制御装置、入出力サブシ
ステム、或いはアドレス再同報チップ１２のポートを介
して、アドレス／コマンド・バスに接続される他の任意
の資源に関わらず、信号は論理的には、物理アドレス／
コマンド・バスから直接受信される信号と同一である。
【００２１】前述のように、ＣＰＵ１３及びＣＰＵ１４
などの２つのＣＰＵによるポートの共有は、単に市場交
換可能ユニット（ＦＲＵ）を示す。すなわち、各ポート
は、複数プロセッサ・システムのクロック周波数要求に
応じて、単一の資源にも接続されうる。
【００２２】本発明が関わる論理バス・アーキテクチャ
の別の利点として、ポートにより資源を容易且つ選択的
に分離する機能が含まれる。アドレス再同報チップ１２
を実現するために、この分離機能は、ポート１に対応す
るレシーバ２７及びドライバ２８などの双方向ポート増
幅器をラッチ２９に入力される資源識別情報にもとづ
き、選択的に使用不能にすることにより達成される。分
離または使用不能にされる資源の識別もまたアービタ１
１により伝達される。複数プロセッサ・コンピュータ・
アーキテクチャにおいて、処理装置を選択的に分離する
能力は、その分離が市場交換可能ユニット（ＦＲＵ）の
レベルにおいて達成されうる場合、特に貴重である。こ
れは比較的容易に、またコンピュータ・システムの市場
サービス性に適合するレベルにおいて、誤動作の調査を
可能にする。
【００２３】図３は、図２の論理バスにおいて出現しう
る波形のシーケンスを示す。バス・クロック信号が最上
部に示される。次の３つの波形は、ポート０に接続され
るＣＰＵ１３（図２）に関連付けられる信号を表し、第
１の信号はアービトレーション要求信号を表し、第２の
信号はアービトレーション許可信号を表し、第３の信号
はＣＰＵ１３に関連付けられる早期アドレス転送開始信
号を表す。続く３つの波形はポート１に関連付けられる
ＣＰＵ１６（図２）による続く要求、アービトレーショ
ン許可信号、及び早期アドレス転送開始信号を表す。ア
ドレス識別ADDRIDがアービタ１１（図２）により生成さ
れ、許可信号と調和して提供される。図示の例では、Ｉ
ＤはＣＰＵ１３及びＣＰＵ１６の許可に対応するバス・
マスタとしてポート０及びポート１上の資源をそれぞれ
指定する。
【００２４】次の波形グループは、アドレス再同報チッ
プ１２内の動作を示し、これらの動作もまたクロック同
期され、アービタ１１からラッチされるアドレスＩＤに
応答する。ポート０、１、２、３及び４の動作モード
が、その次の３つの波形により示される。アービトレー
ション結果に従い、ＣＰＵ１３が最初に続いてＣＰＵ１
６がバス・マスタとなり、ポート０が最初にＣＰＵ１３
からアドレス信号を受信し、接続ポート資源への外部配
布のために、ポート１、２、３及び４に再同報する。次
のアドレス保有期間ではポート０、２、３及び４が再同
報信号を提供される。図３はまた、アドレス再同報チッ
プ１２のゲート伝播遅延も示している。
【００２５】本発明の特徴は、複数プロセッサ・コンピ
ュータ・システムにおいて、物理バスに関連付けられる
負荷問題を排除するために、従来のアドレス／コマンド
・バスを機能的に複製する論理バス・アーキテクチャを
提供することである。更に、この論理バス・アーキテク
チャは、故障調査などの目的のために、アドレス／コマ
ンド・バスに接続されるプロセッサまたは他の資源を選
択的に分離することを可能にする改善を許容する。論理
バスはアドレス再同報チップにより実現され、バス・マ
スタに関するアービタ情報を使用するので、論理バスに
関連付けられる時間遅延は完全なクロック・サイクルで
はなく、単にゲート伝播遅延だけである。
【００２６】以上、本発明は、アドレス／コマンド・バ
スに対応する特定の論理バス・アーキテクチャに関連し
て述べられてきたが、本発明の概念は、例えば複数プロ
セッサ及びバス・マスタ動作を有する共用バス・アーキ
テクチャにも当てはまるものである。
【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２８】（１）各々が複数の信号線を有する複数の
処理装置と、前記複数の処理装置からマスタ処理装置を
識別するアービトレーション手段と、前記複数の処理装
置の前記信号線に接続され、信号を選択的に受信及び再
同報する信号再同報手段であって、再同報信号の選択が
前記アービトレーション手段による前記マスタ処理装置
の識別に応答する、前記信号再同報手段と、を含む、論
理バス・アーキテクチャ。 （２）前記信号再同報手段がマルチプレクサによりアド
レス信号を選択する、前記（１）記載の装置。 （３）前記信号再同報手段と協動するように接続される
第１の処理装置の動作エラーの検出に応答して、前記第
１の処理装置を選択的に分離する手段を含む、前記
（１）記載の装置。 （４）前記アドレス再同報手段が、前記の各処理装置か
らアドレス線を介してアドレスを受信及び再同報可能な
双方向ポートを含み、前記ポートの動作方向が前記マス
タ処理装置を識別する情報に応答する、前記（２）記載
の装置。 （５）前記信号再同報手段が、前記の各処理装置から信
号線を介して信号を受信及び再同報可能な双方向ポート
を含み、前記ポートの動作方向が前記マスタ処理装置を
識別する情報に応答する、前記（３）記載の装置。 （６）前記マスタ処理装置を識別する前記情報が、前記
識別マスタ処理装置からの前記アドレス線に接続される
前記ポートがアドレスを受信することを可能にし、他の
前記処理装置の前記アドレス線に接続される前記ポート
が、前記識別マスタ処理装置から前記アドレス線を介し
て受信されたアドレスを再同報することを可能にする、
前記（４）記載の装置。 （７）前記マスタ処理装置を識別する前記情報が、前記
識別マスタ処理装置からの前記信号線に接続される前記
ポートが信号を受信することを可能にし、他の前記処理
装置の前記信号線に接続される前記ポートが、前記識別
マスタ処理装置から前記信号線を介して受信された信号
を再同報することを可能にする、前記（５）記載の装
置。 （８）複数の処理装置を相互接続するアドレス再同報装
置であって、前記複数の処理装置のアドレス線に接続さ
れる複数の双方向ポートと、前記複数の処理装置のマス
タを識別するデータを受信する手段と、前記複数の処理
装置の前記アドレス線に前記識別マスタ処理装置の前記
アドレス線からアドレスを受信させ、前記受信アドレス
を他の前記処理装置の前記アドレス線に再同報させる、
前記双方向ポートを相互接続する手段と、を含む、装
置。 （９）前記相互接続手段がマルチプレクサにより前記受
信アドレスを再同報する、前記（８）記載の装置。 （１０）第１の処理装置の動作エラーの検出に応答し
て、前記第１の処理装置の前記アドレス線を分離するよ
うに、選択的に前記ポートを使用不能にする手段を含
む、前記（８）記載の装置。 （１１）複数のデータ処理装置を有するシステムにおい
て、複数のデータ処理装置間で信号を通信するように論
理バスを動作させる方法であって、前記論理バスへの入
力として、前記複数の処理装置の１つをマスタ処理装置
として識別するアービトレーション・データを受信する
ステップと、前記識別マスタ処理装置に接続される前記
論理バスのポートにおいて、前記識別マスタ処理装置か
ら信号を受信する動作モードを確立するステップと、他
の前記処理装置に接続される前記論理バスのポートにお
いて、前記識別マスタ処理装置からの前記信号を選択的
に再同報する動作モードを確立するステップと、前記識
別マスタ処理装置からの前記信号を対応する前記論理ポ
ートにおいて受信し、該信号を他の前記処理装置に接続
される前記論理バスのポートを通じて再同報するステッ
プと、を含む、方法。 （１２）前記再同報信号が、前記識別マスタ処理装置に
接続される前記ポートからの信号にもとづき、マルチプ
レクサにより選択される、前記（１１）記載の方法。 （１３）前記論理バスの第１のポートに接続される前記
処理装置の動作エラーの検出に応答して、前記第１のポ
ートを選択的に使用不能にするステップを含む、前記
（１１）記載の方法。 （１４）前記論理バスへの入力として、前記複数の処理
装置の新たな１つをマスタ処理装置として識別するアー
ビトレーション・データを受信するステップであって、
前記新たな処理装置が以前の処理装置と異なる、前記
（１２）記載の方法。 （１５）前記論理バスへの入力として、前記複数の処理
装置の新たな１つをマスタ処理装置として識別するアー
ビトレーション・データを受信するステップであって、
前記新たな処理装置が以前の処理装置と異なる、前記
（１３）記載の方法。
【図面の簡単な説明】
【図１】データ・クロスバー・スイッチを使用する一般
的な複数プロセッサ・コンピュータ・システムのブロッ
ク図である。
【図２】アクティブ論理バスとして体系化されたアドレ
ス同報チップを示す図である。
【図３】図２のコンピュータ・システムの特定のバージ
ョンの使用において出現しうる様々な波形を示す図であ
る。
【符号の説明】
１ 処理装置（ＣＰＵ） ２ アドレス／コマンド・バス ３ メモリ制御装置 ４ 主メモリ ６ 関連ＰＣＩバス ７ 入出力バス８ ９ クロスバー・スイッチ １１ アービタ １２ アドレス再同報チップ １３、１４、１５、１６、１７、１８ 中央処理装置
（ＣＰＵ） １９、２９ ラッチ ２１、２２、２３、２４、２６ マルチプレクサ ２７ レシーバ ２８ ドライバ
フロントページの続き (72)発明者 ジョン・カーミン・ペスカトレ、ジュニ ア アメリカ合衆国78628、テキサス州ジョ ージタウン、ロガン・ロード 282 (72)発明者 デビッド・ブライアン・ラス アメリカ合衆国78759、テキサス州オー スティン、チャラッド・オーク・ドライ ブ 11405 (56)参考文献 特開 平４−280348（ＪＰ，Ａ) 特開 平７−225745（ＪＰ，Ａ) 特開 平７−141312（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/16 - 15/177 G06F 13/362

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の処理装置を相互接続するアドレス再
    同報装置であって、 複数のアドレス線にそれぞれ接続される複数の双方向ポ
    ートと、 前記複数の処理装置からマスタ処理装置を識別するアー
    ビトレーション手段と、 前記複数の処理装置のアドレス線に接続される複数の双
    方向ポートと、 前記複数の処理装置のマスタ処理装置を識別するデータ
    を、アドレス／コマンド・バス信号の伝送以前に前記ア
    ービトレーション手段から受信する手段と、 前記複数の処理装置の前記アドレス線に前記識別マスタ
    処理装置の前記アドレス線からアドレスを受信させ、前
    記受信アドレスを他の前記処理装置の前記アドレス線に
    再同報させる、前記双方向ポートを相互接続する手段
    と、 を含み、前記相互接続手段がマルチプレクサにより前記
    受信アドレスを再同報する装置。
  2. 【請求項２】前記アドレス再同報手段と協動するように
    接続される第１の処理装置の動作エラーの検出に応答し
    て、第１の処理装置を選択的に分離する手段を含む、 請求項１記載の装置。
  3. 【請求項３】前記相互接続手段が前記の各処理装置から
    アドレス線を介してアドレスを受信及び再同報可能な双
    方向ポートを含み、前記ポートの動作方向がアービトレ
    ーション手段から得られる前記マスタ処理装置を識別す
    る情報に応答する、請求項１記載の装置。
  4. 【請求項４】前記相互接続手段が、前記の各処理装置か
    らアドレス線を介してアドレスを受信及び再同報可能な
    双方向ポートを含み、前記ポートの動作方向がアービト
    レーション手段から得られる前記マスタ処理装置を識別
    する情報に応答する、請求項２記載の装置。
  5. 【請求項５】前記マスタ処理装置を識別する前記情報
    が、前記識別マスタ処理装置からの前記アドレス線に接
    続される前記ポートがアドレスを受信することを可能に
    し、他の前記処理装置の前記アドレス線に接続される前
    記ポートが、前記識別マスタ処理装置から前記アドレス
    線を介して受信されたアドレスを再同報することを可能
    にする、請求項３記載の装置。
  6. 【請求項６】前記マスタ処理装置を識別する前記情報
    が、前記識別マスタ処理装置からの前記アドレス線に接
    続される前記ポートがアドレスを受信することを可能に
    し、他の前記処理装置の前記アドレス線に接続される前
    記ポートが、前記識別マスタ処理装置から前記アドレス
    線を介して受信されたアドレスを再同報することを可能
    にする、請求項４記載の装置。
  7. 【請求項７】複数のデータ処理装置を有するシステムに
    おいて、複数のデータ処理装置間でアドレスを通信する
    ように論理バスを動作させる方法であって、 前記論理バスへの入力として、前記複数の処理装置の１
    つをマスタ処理装置として識別するアービトレーション
    ・データを、アドレス／コマンド・バス信号の伝送以前
    に受信するステップと、 前記識別マスタ処理装置に接続される前記論理バスのポ
    ートにおいて、前記識別マスタ処理装置からアドレスを
    受信する動作モードを確立するステップと、 他の前記処理装置に接続される前記論理バスのポートに
    おいて、前記識別マスタ処理装置からの前記アドレスを
    選択的に再同報する動作モードを確立するステップと、 前記識別マスタ処理装置からの前記アドレスを対応する
    前記論理ポートにおいて受信し、該アドレスを他の前記
    処理装置に接続される前記論理バスのポートを通じて実
    質的に同時に再同報するステップとを含み、前記再同報されるアドレスが、前記識別マスタ処理装置
    に接続される前記ポートからの信号にもとづき、マルチ
    プレクサにより選択される方法。
  8. 【請求項８】前記論理バスの第１のポートに接続される
    前記処理装置の動作エラーの検出に応答して、第１のポ
    ートを選択的に使用不能にするステップを含む、 請求項７記載の方法。
  9. 【請求項９】前記論理バスへの入力として、前記複数の
    処理装置の新たな１つをマスタ処理装置として識別する
    アービトレーション・データを受信するステップであっ
    て、前記新たな処理装置が以前の処理装置と異なる、 請求項７記載の方法。
  10. 【請求項１０】前記論理バスへの入力として、前記複数
    の処理装置の新たな１つをマスタ処理装置として識別す
    るアービトレーション・データを受信するステップであ
    って、前記新たな処理装置が以前の処理装置と異なる、 請求項８記載の方法。
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