JP2001102457A - 複数コントローラ内蔵のｌｓｉ及び同ｌｓｉを備えたｌｓｉ組み合わせシステム - Google Patents

Abstract

(57)【要約】 【課題】システムで必要なコントローラ数を容易に増や
せると共に、より処理速度が高速のＣＰＵを外部に接続
して使用できるＬＳＩを提供する。 【解決手段】ＬＳＩ２０１において、端子２０３の状態
を“０”にすることでディセーブル状態に設定可能なＣ
ＰＵ２０２を用い、当該ＣＰＵ２０２がディセーブルさ
れている状態では、アービトレーション回路２１３から
出力されるＣＰＵ２０２へのバス取得要求信号をセレク
タ２０４により出力端子２１４に、外部から入力端子２
０９に入力されるバス取得許可信号をセレクタ２０５に
より回路２１３に、それぞれ選択出力する。また、コン
トローラ２１７〜２２０から信号線２１６に出力される
ＣＰＵ２０２への割り込み信号をセレクタ２０６により
出力端子２１５に、外部から入力端子２３２に入力され
るチップセレクト信号をセレクタ２３３によりコントロ
ーラ２１７〜２２０に、それぞれ選択出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵと複数のコ
ントローラを内蔵したＬＳＩ及び同ＬＳＩを備えたＬＳ
Ｉ組み合わせシステムに関する。

【０００２】

【従来の技術】一般に、ＥｔｈｅｒｎｅｔやＩＳＤＮに
代表される情報系ネットワークとＬＯＮ（Ｌｏｃａｌ
Ｏｐｅｒａｔｉｎｇ Ｎｅｔｗｏｒｋ）に代表される制
御系ネットワークとを接続することで、狭いエリアに限
定されていた制御系ネットワークを全体としてもっと大
きなネットワークへ拡張することが可能となることが知
られている。つまり、これらのシステムを使うことで、
情報系ネットワーク経由で、遠隔地から機器の制御を行
うことが可能となる。

【０００３】一方、近年のＬＳＩの製造技術進歩によ
り、大規模な回路を安価にＬＳＩへ内蔵することが可能
になってきている。このため、上記システムを構成する
各種要素、即ちＣＰＵと、システムとして必要な周辺回
路と、各種コントローラとを１チップ化することで、シ
ステムコストを削減することが一般的に行われている。

【０００４】

【発明が解決しようとする課題】ところが従来技術にあ
っては、次のような問題があった。

【０００５】［１］ＬＳＩに例えば通信コントローラを
内蔵させた場合、接続可能な通信回線の数は、内蔵した
通信コントローラの数で決まってしまう。このため、接
続可能なネットワークの回線数を容易に増やすことがで
きない。システムに合わせて、内蔵する通信コントロー
ラの種類を変えて、ＬＳＩを作り直せば効率がいいが、
ＬＳＩの開発に膨大なコストがかかってしまう。 ［２］接続するネットワークの回数数を増加させたとき
は、ハードウェア規模も大きくなり、信頼性の確保が難
しくなる。

【０００６】［３］ＬＳＩに内蔵したＣＰＵよりも高速
処理が要求されるシステムには適用できない。また、将
来のシステム規模の拡大により、ＣＰＵに高速処理が要
求されるようになった場合にも、柔軟に対応できない。
つまり新たなＬＳＩの開発が必要となる。

【０００７】［４］内蔵するコントローラの数を増やす
ことで、ＬＳＩの回路規模が大きくなると、ＬＳＩの良
・不良を確認するためのＬＳＩテストが難しくなる。更
に、ＬＳＩに内蔵するＣＰＵの種類が変わると、ＬＳＩ
用のテストデータを作り直さなければならない。

【０００８】本発明は上記事情を考慮してなされたもの
でその目的は、ＣＰＵと複数のコントローラを内蔵した
ＬＳＩにおいて、内蔵のＣＰＵ部分をディセーブルし、
コントローラ部分だけをＬＳＩ外部のＣＰＵから使用可
能な構成とすることで、システムで必要なコントローラ
数を容易に増やせると共に、より処理速度が高速のＣＰ
Ｕを外部に接続して使用できるようにし、これにより汎
用性が高く、使用するシステムに柔軟に対応できるよう
にすることを目的とする。

【０００９】

【課題を解決するための手段】本発明のＬＳＩは、複数
のコントローラと当該コントローラを制御するＣＰＵと
を内蔵したＬＳＩにおいて、上記ＣＰＵを任意にディセ
ーブル状態に設定可能な構成とすると共に、上記ＣＰＵ
がディセーブルされている状態で、上記複数のコントロ
ーラの制御に関係する当該ＣＰＵの所定のインタフェー
ス部分をＬＳＩ外部側に切り替え接続する切り替え手段
を備えたことを特徴とする。

【００１０】このような構成のＬＳＩにおいては、ＬＳ
Ｉに内蔵のＣＰＵを当該ＬＳＩ内部または外部からディ
セーブルすることが可能であり、当該ＣＰＵがディセー
ブルされている状態では、切り替え手段により、コント
ローラの制御に関係するＣＰＵの所定のインタフェース
部分がＬＳＩ外部側に切り替え接続されるため、ＬＳＩ
に内蔵の複数のコントローラを当該インタフェース部分
を介してＬＳＩ外部の他のＣＰＵから使用することがで
きる。

【００１１】したがって、本ＬＳＩを複数個使うこと
で、システムで使用可能なコントローラの数を容易に増
やすことが可能となる。例えば通信コントローラを内蔵
するＬＳＩであれば、通信回線を容易に増やすことが可
能となる。また、内蔵のＣＰＵより処理速度の高いＣＰ
Ｕを外部に接続することも可能となる。よって、汎用性
が高く、使用するシステムに柔軟に対応できるＬＳＩが
実現できる。

【００１２】ここで、上記インタフェース部分の信号に
は、内蔵のＣＰＵから出力されるコントローラを制御す
るための信号と、コントローラを含む内蔵の周辺回路か
ら内蔵のＣＰＵに出力される信号とがあることから、上
記切り替え手段を、次の第１及び第２の切り替え手段、
即ち内蔵のＣＰＵから出力されるコントローラを制御す
るための信号、またはＬＳＩ外部から与えられる内蔵の
コントローラを制御するための信号を、内蔵のＣＰＵが
ディセーブルされているか否かに応じて切り替える第１
の切り替え手段と、コントローラを含む内蔵の周辺回路
から内蔵のＣＰＵに出力される信号を、当該ＣＰＵがデ
ィセーブルされている場合にＬＳＩ外部に切り替え出力
する第２の切り替え手段とで構成するとよい。

【００１３】また、コントローラを制御するための信号
にはチップセレクト信号があることから、上記第１の切
り替え手段に、ＬＳＩ外部から与えられるチップセレク
ト信号または内蔵のＣＰＵから出力されるチップセレク
ト信号を、内蔵のＣＰＵがディセーブルされているか否
かに応じて内蔵のコントローラに選択出力するチップセ
レクト信号選択手段を持たせるとよい。

【００１４】また、コントローラを含む内蔵の周辺回路
から内蔵のＣＰＵに出力される信号には、内蔵のコント
ローラからの割り込み信号があることから、上記第２の
切り替え手段に、内蔵のコントローラから内蔵のＣＰＵ
に出力される割り込み信号を、当該ＣＰＵがディセーブ
ルされている場合にＬＳＩ外部に選択出力する割り込み
信号選択手段を持たせるとよい。

【００１５】また、コントローラを含む内蔵の周辺回路
から内蔵のＣＰＵに出力される信号には、内蔵のバス調
停手段からのバス取得要求があることから、上記第２の
切り替え手段に、バス調停手段から内蔵のＣＰＵに出力
されるバス取得要求を、当該ＣＰＵがディセーブルされ
ている場合にＬＳＩ外部に選択出力するバス取得要求選
択手段を持たせるとよい。

【００１６】また、内蔵のＣＰＵから出力されるコント
ローラを制御するための信号にはバス取得許可があるこ
とから、上記第１の切り替え手段に、ＬＳＩ外部から与
えられるバス取得許可または内蔵のＣＰＵから出力され
るバス取得許可を、当該ＣＰＵがディセーブルされてい
るか否かに応じてバス調停手段に選択出力するバス取得
許可選択手段を持たせるとよい。

【００１７】また、ＣＰＵを外部から診断するのに用い
られるデバッグインタフェースを備えたＬＳＩでは、当
該インタフェースは上記ＣＰＵがディセーブルされてい
る状態では非使用状態となることに着目し、上記切り替
え手段に、複数のコントローラの制御に関係するＣＰＵ
の所定のインタフェース部分またはデバッグインタフェ
ースを、上記ＣＰＵがディセーブルされているか否かに
応じてデバッグインタフェース用の入出力端子部に切り
替え接続する機能を持たせるならば、ＬＳＩに内蔵のコ
ントローラをＬＳＩ外部から使用可能な構成でありなが
ら、ＬＳＩのピン数の増加を最小限に抑えることとがで
きる。この場合、切り替え手段中の第２切り替え手段が
有するバス取得要求選択手段には、バス調停手段から内
蔵のＣＰＵに出力されるバス取得要求または当該ＣＰＵ
からデバッグインタフェースに出力される所定の第１の
インタフェース信号を、当該ＣＰＵがディセーブルされ
ているか否かに応じて所定の第１の出力端子からＬＳＩ
外部に選択出力する機能を持たせ、割り込み信号選択手
段には、内蔵のコントローラから内蔵のＣＰＵに出力さ
れる割り込み信号または当該ＣＰＵからデバッグインタ
フェースに出力される所定の第２のインタフェース信号
を、当該ＣＰＵがディセーブルされているか否かに応じ
て所定の第２の出力端子からＬＳＩ外部に選択出力する
機能を持たせるとよい。

【００１８】次に、本発明のＬＳＩ組み合わせシステム
は、上記構成のＬＳＩを複数備えると共に、当該複数の
ＬＳＩのいずれか１つを除く残りのＬＳＩに内蔵のＣＰ
Ｕを全てディセーブルする手段と、内蔵のＣＰＵがディ
セーブルされていない（つまりイネーブルされている）
ＬＳＩによって、内蔵のＣＰＵがディセーブルされたＬ
ＳＩに内蔵のコントローラを制御するために、当該複数
のＬＳＩを相互接続する接続手段とを備えたことを特徴
とする。

【００１９】このような構成においては、複数のＬＳＩ
のうちのいずれか１つに内蔵されているＣＰＵから、他
のＬＳＩに内蔵されているコントローラを使用できる。
したがって、このようなＬＳＩ組み合わせシステムにお
いては、あるＬＳＩに内蔵されている稼動中のＣＰＵ部
分の故障が検出された場合に、故障が検出されたＣＰＵ
部分をイネーブル状態からディセーブル状態に切り替え
て切り離し、それまでディセーブルされていた他のＬＳ
Ｉに内蔵のＣＰＵへ制御を代行させる構成とすることも
可能であり、これにより、システムの信頼性を向上させ
ることが可能となる。

【００２０】ここで、ＬＳＩに内蔵のＣＰＵをディセー
ブルする手段として、ＬＳＩの所定の入力ピンを所定の
論理状態に設定することにより行う手段、ＬＳＩに内蔵
されたＣＰＵ部分で動くソフトウェアの指定により行う
手段、ＬＳＩに内蔵された記憶手段の設定情報でディセ
ーブルする手段、或いはＬＳＩ製造時のマスク上でディ
セーブルする手段等が適用可能である。

【００２１】また、本発明のＬＳＩ組み合わせシステム
は、上記構成のＬＳＩを少なくとも１つ備えると共に、
このＬＳＩに内蔵のＣＰＵをディセーブルする手段と、
上記ＬＳＩに内蔵のコントローラを制御する当該ＬＳＩ
の外部に設けられた外部ＣＰＵとを備えたことを特徴と
する。

【００２２】このような構成においては、全てのＬＳＩ
において、内蔵のＣＰＵをディセーブルし、内蔵のコン
トローラだけをＬＳＩ外部のＣＰＵから使用することが
できるため、内蔵のＣＰＵの代わりに、より処理能力の
高い外部のＣＰＵやアーキテクチャの異なる外部のＣＰ
Ｕで処理を行うことが可能となり、高速処理が要求され
るシステムや、異なったＣＰＵアーキテクチャのシステ
ムにも容易にコントローラを接続することができる。

【００２３】また、上記構成のＬＳＩ組み合わせシステ
ム、例えば通信コントローラを含む複数のコントローラ
が内蔵されたＬＳＩを複数備えたＬＳＩ組み合わせシス
テムを、ネットワーク相互間を接続するネットワーク接
続装置、或いはネットワークから機器を制御するネット
ワーク接続装置に設けることにより、多数のネットワー
ク間を接続するシステム、或いは多数の（または複雑
な）機器を制御するシステムが容易に実現可能となる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。図１は本発明の一実施形態に
係るＬＳＩを複数使用して構築された情報処理システム
のシステム構成図である。

【００２５】図１のシステムは、情報系ネットワーク
１，２と制御系ネットワーク３〜５とを接続し、インタ
ーネットまたはイントラネット経由で制御系ネットワー
ク３〜５に接続された機器を制御するシステムである。
ここでは、情報系ネットワークとして、Ｅｔｈｅｒｎｅ
ｔ（ＬＡＮ）やＩＳＤＮ（ＷＡＮ）を想定している。

【００２６】図１のシステムにおいて、情報系ネットワ
ーク１と制御系ネットワーク３とは、ルータとしてのロ
ーカル・コントロール・サーバ（Ｌｏｃａｌ Ｃｏｎｔ
ｒｏｌ Ｓｅｒｖｅｒ）６Ａを介して接続され、情報系
ネットワーク１と制御系ネットワーク４，５とは、ロー
カル・コントロール・サーバ６Ｂを介して接続されてい
る。また、情報系ネットワーク２と制御系ネットワーク
４，５とは、上記ローカル・コントロール・サーバ６Ｂ
を介して接続されている。制御系ネットワーク３には、
各種機器を制御するためのコントロール・ノード（Ｃｏ
ｎｔｒｏｌ ｎｏｄｅ）７Ａ，７Ｂが接続され、制御系
ネットワーク４，５には、同じくコントロール・ノード
７Ｃ，７Ｄが接続されている。

【００２７】図１のシステムの特徴は、ローカル・コン
トロール・サーバ６Ａ，６Ｂ、及びコントロール・ノー
ド７Ａ〜７Ｄに、本発明に直接関係するＬＳＩ２０１が
１つまたは複数搭載されている点にある。ＬＳＩ２０１
は、後述するようにイネーブル／ディセーブルの設定が
可能なＣＰＵ２０２と、複数、例えば４つのコントロー
ラ２１７〜２２０とを含んでいる（図２参照）。

【００２８】ローカル・コントロール・サーバ６Ａに
は、ＬＳＩ２０１が１つ搭載されると共に、当該ＬＳＩ
２０１の処理速度より高速な処理（ここではプロトコル
変換）が要求されていることを想定して、当該ＬＳＩ２
０１に内蔵されているＣＰＵ（２０１）より高速なＣＰ
Ｕ２００が搭載されている。ＣＰＵ２００はＬＳＩ２０
１の外部に接続されている。ここでは、ＬＳＩ２０１に
内蔵のＣＰＵ（２０１）はディセーブルされ、ＬＳＩ２
０１外部の高速ＣＰＵ２００が当該ＣＰＵ（２０１）に
代わって処理を行っている。

【００２９】一方、ローカル・コントロール・サーバ６
Ｂには、情報系ネットワーク１，２（即ち情報系ネット
ワーク２回線）と制御系ネットワーク４，５（即ち制御
系ネットワーク２回線）とを接続するために、上記ＬＳ
Ｉ２０１が２個搭載されている。ここでは２個のＬＳＩ
２０１のうち、一方のＬＳＩ２０１のＣＰＵ（２０１）
はイネーブルされ、他方のＬＳＩ２０１のＣＰＵ（２０
１）はディセーブルされており、イネーブルされている
ＣＰＵ（２０１）が他方のＬＳＩ２０１の制御も行って
いる。

【００３０】また、コントロール・ノード７Ａ〜７Ｃは
上記ＬＳＩ２０１をそれぞれ１個搭載して機器を制御
し、コントロール・ノード７Ｄは上記ＬＳＩ２０１を２
個搭載して制御が複雑な機器の制御を行う。

【００３１】図２は図１のシステムに適用されているＬ
ＳＩ２０１の構成を示すブロック図である。ＬＳＩ２０
１は、ＣＰＵ２０２と、例えば４個のコントローラ２１
７（＃１），２１８（＃２），２１９（＃３），２２０
（＃４）とを主構成要素として内蔵した１チップＬＳＩ
である。ＬＳＩ２０１は、アービトレーション回路２１
３と、セレクタ２０４，２０５，２０６，２３３も内蔵
している。ＣＰＵ２０２は主としてアービトレーション
回路２１３及びコントローラ２１７〜２２０を制御す
る。ＣＰＵ２０２は図示せぬ診断（テスト）回路を内蔵
しており、図３に示すような外部のデバッガ（ＣＰＵデ
バッガ）３２から、デバッグインタフェースを介して当
該ＣＰＵ２０２が診断（デバッグ）可能なようになって
いる。ＣＰＵ２０２は、ＬＳＩ２０１の入力端子２０
３，２０９，２３０，２３２と、信号線２０７，２０
８，２１０，２１１，２１６，２３５と、ＣＰＵバス２
２１と、出力端子２３１と、それぞれ接続されている。

【００３２】端子２０３はＣＰＵ２０２をイネーブル／
ディセーブルするための信号の入力端子、端子２０９は
ＬＳＩ２０１外部（他系）から供給されるＣＰＵ２０２
に対するデバッグ信号（例えば、デバッグのためのクロ
ック信号）またはＬＳＩ２０１（内のアービトレーショ
ン回路２１３）に対するバス取得許可信号の入力端子で
ある。端子２３０はＬＳＩ２０１外部から送られる割り
込み信号をＣＰＵ２０２に伝達するための入力端子、端
子２３１はＣＰＵ２０２から出力されるチップセレクト
信号をＬＳＩ２０１外部に出力するための出力端子、端
子２３２はＬＳＩ２０１外部から供給されるＣＰＵ２０
２に対するデバッグ信号（例えば、デバッグのためのシ
リアルデータ）またはチップセレクト信号の入力端子で
ある。

【００３３】信号線２０７，２０８はＣＰＵ２０２から
出力されるデバッグ信号（例えば、ステータス信号、デ
バッグ用の入力シリアルデータに対する出力シリアルデ
ータ）の伝達に、信号線２１０はＣＰＵ２０２から出力
されるバス取得許可信号の伝達に、そして信号線２１１
はアービトレーション回路２１３から出力されるバス取
得要求信号の伝達に、それぞれ用いられる。

【００３４】信号線２１６は各コントローラ２１７〜２
２０から出力される割り込み信号の伝達に、信号線２３
５はＣＰＵ２０２から出力されるチップセレクト信号の
伝達に、それぞれ用いられる。

【００３５】ＣＰＵバス２２１はＬＳＩ２０１の内部バ
スであり、システムバス３０と接続されている。このＣ
ＰＵバス２２１にはコントローラ２１７〜２２０が接続
されている。

【００３６】アービトレーション回路２１３は、コント
ローラ２１７〜２２０からそれぞれ信号線２２２を介し
て送られるシステムバス３０の取得に関するバス取得要
求信号、及びＬＳＩ２０１外部から入力端子２２９、信
号線２２９ａを介して送られるバス取得要求信号に基づ
いて、要求元のバス取得の調停を行う。この際、アービ
トレーション回路２１３は信号線２１１を介してＣＰＵ
２０２またはＬＳＩ２０１外部にバス取得要求信号を出
力し、当該ＣＰＵ２０２またはＬＳＩ２０１外部から、
セレクタ２０５、信号線２１２を介してバス取得許可信
号が返された場合に、該当する要求元に対しバス取得許
可信号を返す。ここで、要求元がコントローラ２１７〜
２２０のいずれかである場合には、その要求元コントロ
ーラに対応する信号線２２３を介してバス取得許可信号
が返され、要求元がＬＳＩ２０１外部である場合には、
出力端子２２８を介してＬＳＩ２０１外部の要求元にバ
ス取得許可信号が返される。なお、ＣＰＵ２０２はアー
ビトレーション回路２１３によるバス調停の対象外であ
り、システムバス３０を最優先で使用可能である。

【００３７】セレクタ２０４は、信号線２０８上のデバ
ッグ信号（第１のインタフェース信号）または信号線２
１１上のバス取得要求信号のいずれか一方を、入力端子
２０３（と接続されている信号線２０３ａ）の論理状態
（で決まるＣＰＵ２０２のイネーブル／ディセーブル状
態）に応じて出力端子（第１の出力端子）２１４に選択
出力する。この端子２１４は、ＣＰＵ２０２がイネーブ
ルされている場合には、当該ＣＰＵ２０２からのデバッ
グ信号を後述するＣＰＵデバッガ３２（図３参照）に出
力するための出力端子として用いられ、ＣＰＵ２０２が
ディセーブルされている場合には、アービトレーション
回路２１３から出力されるバス取得要求信号をＬＳＩ２
０１外部の要求先に出力するための出力端子として用い
られる。

【００３８】セレクタ２０５は、信号線２１０上のバス
取得許可信号または入力端子２０９を介してＬＳＩ２０
１外部から入力されるバス取得許可信号を、入力端子２
０３の論理状態（で決まるＣＰＵ２０２のイネーブル／
ディセーブル状態）に応じて信号線２１２上に選択出力
する。この信号線２１２は、セレクタ２０５により選択
されたバス取得許可信号をアービトレーション回路２１
３に通知するのに用いられる。

【００３９】セレクタ２０６は、信号線２０７上のデバ
ッグ信号（第２のインタフェース信号）または信号線２
１６上の割り込み信号のいずれか一方を、入力端子２０
３の論理状態（で決まるＣＰＵ２０２のイネーブル／デ
ィセーブル状態）に応じて出力端子（第２の出力端子）
２１５に選択出力する。この端子２１５は、ＣＰＵ２０
２がイネーブルされている場合には、当該ＣＰＵ２０２
からのデバッグ信号を図３のＣＰＵデバッガ３２に出力
するための出力端子として用いられ、ＣＰＵ２０２がデ
ィセーブルされている場合には、コントローラ２１７〜
２２０のいずれかから出力される割り込み信号をＬＳＩ
２０１外部の割り込み先（具体的には、イネーブルされ
ているＣＰＵ２０２を内蔵する他のＬＳＩ２０１）に出
力するための出力端子として用いられる。

【００４０】セレクタ２３３は、ＣＰＵ２０２から出力
される信号線２３５上のチップセレクト信号またはＬＳ
Ｉ２０１外部から入力端子２３２を介して入力されるチ
ップセレクト信号のいずれか一方を、入力端子２０３の
論理状態（で決まるＣＰＵ２０２のイネーブル／ディセ
ーブル状態）に応じて信号線２３４上に選択出力する。
この信号線２３４は、セレクタ２３３により選択された
チップセレクト信号をコントローラ２１７〜２２０に通
知するのに用いられる。

【００４１】コントローラ２１７〜２２０は、ＣＰＵ２
０２のアドレス空間にマッピングされる制御レジスタ
（図示せず）を内蔵している。このアドレスは、信号線
２３４を介して供給されるチップセレクト信号と後述す
るＣＰＵバス２２１のアドレス信号とで決定される。コ
ントローラ２１７〜２２０は、この信号線２３４の他
に、（自系または他系の）ＣＰＵ２０２に割り込み信号
を通知するための信号線２１６、ＣＰＵバス２２１（に
接続されたシステムバス３０）、アービトレーション回
路２１３にバス取得要求信号を通知するための信号線２
２２、アービトレーション回路２１３から返されるバス
取得許可信号の信号線２２３、及びコントローラインタ
フェース信号の入出力端子２２４〜２２７と接続されて
いる。

【００４２】次に、図２の構成のＬＳＩ２０１の詳細に
ついて説明する。

【００４３】まずコントローラ２１７〜２２０は、例え
ば図１中の情報系ネットワーク１，２へ接続するための
ＥｔｈｅｒｎｅｔコントローラやＩＳＤＮコントロー
ラ、制御系ネットワーク３〜５へ接続するためのコント
ローラ、機器制御用のコントローラ等である。

【００４４】ＣＰＵ２０２と上記各コントローラ２１７
〜２２０とはＣＰＵバス２２１（経由でシステムバス３
０）により相互接続されている。コントローラ２１７〜
２２０は、ＣＰＵ２０２からの指示で回線との送受信
や、機器の制御を行う。またコントローラ２１７〜２２
０にはＤＭＡ（ダイレクト・メモリ・アクセス）回路
（図示せず）が内蔵されており、（ＣＰＵバス２２１に
接続された）システムバス３０の使用権（アクセス権）
を取得する、当該システムバス３０に接続されたメモリ
３１へ直接アクセスすることが可能となっている。

【００４５】ここで、図２の構成のＬＳＩ２０１におい
て、内蔵のコントローラ２１７〜２２０を同じく内蔵の
ＣＰＵ２０２を使用して制御する、図１のシステムにお
けるコントロール・ノード７Ａ，７Ｂ，７ＣでのＬＳＩ
２０１使用形態に相当する通常使用時の動作について説
明する。

【００４６】まず、入力端子２０３（と接続されている
信号線２０３ａ）の論理状態を例えば“０”に固定す
る。これにより、ＣＰＵ２０２はイネーブル状態に設定
される。また、セレクタ２０４〜２０６，３３３は全て
０側入力の選択状態に設定される。この場合、端子２１
４，２１５，２０９，２３２は、ＣＰＵ２０２のデバッ
グインタフェース用に使用される。また、信号線２３４
はＣＰＵ２０２から信号線２３５上に出力されるチップ
セレクト信号の通知用に使用される。同様に、入力端子
２２９（と接続されている信号線２２９ａ）の論理状態
を“０”に固定、即ちＬＳＩ２０１外部からのバス取得
要求がない状態に固定する。

【００４７】この状態でコントローラ２１７〜２２０か
ら信号線２２２上にバス取得要求信号が出力されたもの
とする。この信号線２２２上のバス取得要求信号はアー
ビトレーション回路２１３へ通知される。ここでは、バ
ス取得要求信号線の１つである、入力端子２２９と接続
された信号線２２９ａは論理“０”の状態、即ちバス取
得要求にない状態に固定されていることから、この信号
線２２９ａを介してのバス取得要求信号通知はない。

【００４８】アービトレーション回路２１３は、通知さ
れたバス取得要求信号を受け取ると、今度は自身がバス
取得要求信号を出力する。このアービトレーション回路
２１３からのバス取得要求信号は信号線２１１を介して
イネーブル状態にあるＣＰＵ２０２に通知される。これ
を受けてＣＰＵ２０２は、ＣＰＵバス２２１と接続され
ているシステムバス３０が解放されているならば、（ア
ービトレーション回路２１３からの）バス取得要求を受
け付けて信号線２１０上にバス取得許可信号を出力す
る。

【００４９】信号線２１０上のバス取得許可信号はセレ
クタ２０５の０側入力に導かれる。セレクタ２０５は、
入力端子２０３（と接続されている信号線２０３ａ）が
“０”の場合、０側入力を選択する。これにより、ＣＰ
Ｕ２０２から信号線２１０上に出力されたバス取得許可
信号はセレクタ２０５から信号線２１２を介してアービ
トレーション回路２１３に通知される。

【００５０】するとアービトレーション回路２１３は、
バス取得要求信号を出力したバス取得要求元（コントロ
ーラ２１７〜２２０）のバス取得に関する周知の調停を
行って、そのうちの１つ（その時点で最も優先度が高い
要求元）を選択する。そしてアービトレーション回路２
１３は、選択した要求元コントローラに対し、対応する
信号線２２３を介してバス取得許可信号を通知する。こ
のバス取得許可信号が通知されたコントローラは（ＣＰ
Ｕバス２２１と接続された）システムバス３０のアクセ
ス権を獲得し、当該システムバス３０に接続されたメモ
リ３１へアクセスし、送受信などの処理を行う。

【００５１】一方、ＣＰＵ２０２は、コントローラ２１
７〜２２０のうちのいずれかのコントローラを制御する
場合には、そのコントローラに内蔵の制御レジスタを指
定するアドレス（の下位アドレス）をＣＰＵバス２２１
上に出力すると共に、当該アドレス（の上位アドレス）
をデコードすることにより生成されるチップセレクト信
号を信号線２３５上に出力する。本実施形態のように入
力端子２０３と接続されている信号線２０３ａの論理状
態が“０”の場合、セレクタ２３３は０側入力、即ち信
号線２３５側を選択する。この結果、ＣＰＵ２０２から
信号線２３５上に出力されたチップセレクト信号は、セ
レクタ２３３により信号線２３４上に選択出力され、コ
ントローラ２１７〜２２０に通知される。すると、コン
トローラ２１７〜２２０のうち、ＣＰＵ２０２からＣＰ
Ｕバス２２１上に出力されたアドレスで指定されるコン
トローラが選択されて、ＣＰＵ２０２から制御可能な状
態となる。ここで、コントローラ２１７〜２２０からＣ
ＰＵ２０２に割り込む必要がある場合には、信号線２１
６上に割り込み信号を出力する。ＣＰＵ２０２は、この
信号線２１６上の割り込み信号に応じて割り込み処理を
行う。

【００５２】次に、ＬＳＩ２０１に内蔵のコントローラ
２１７〜２２０を同じく内蔵のＣＰＵ２０２の制御から
切り離し、例えば図１のシステムにおけるローカル・コ
ントロール・サーバ６Ａのように、ＬＳＩ２０１外部に
接続した処理能力の高い高速ＣＰＵ（２００）を使用し
て動かす場合の動作について説明する。

【００５３】まず、入力端子２０３（と接続されている
信号線２０３ａ）の論理状態を“１”に固定する。一
方、入力端子２０９（と接続されている信号線２０９
ａ）の論理状態は上記と同様に“０”に固定する。

【００５４】入力端子２０３（と接続されている信号線
２０３ａ）が“１”に設定されている場合、ＣＰＵバス
２２１と接続されたＣＰＵ２０２の出力端子は全てハイ
・インピーダンス状態となり、出力が禁止される。つま
りＣＰＵ２０２はディセーブルされる。

【００５５】一方、セレクタ２０４〜２０６，２３３は
１側入力の選択状態に切り替え設定される。これによ
り、通常は、ＣＰＵ２０２のデバックインタフェース用
に使用している端子２１４，２１５，２０９，２３２
が、外部へのバス取得要求信号出力用、外部への割り込
み信号出力用、外部からのバス取得許可信号入力用、外
部からのチップセレクト信号入力用に、それぞれ切り替
わる。また、これらの信号とＣＰＵバス２２１を使うこ
とで、ＬＳＩ外部のＣＰＵ（２００）からコントローラ
２１７〜２２０を制御することが可能となる。

【００５６】このように本実施形態では、ＬＳＩ２０１
に内蔵のコントローラ２１７〜２２０を、同じＬＳＩ２
０１に内蔵のＣＰＵ２０２に代えて、外部の高速ＣＰＵ
により制御する場合に、ＬＳＩ２０１のピン数増加を抑
えるため、内蔵のＣＰＵ２０２のデバッグインタフェー
ス用に使用されるＩ／Ｏピン（端子２１４，２１５，２
０９，２３２）を切り替えて使用する方法を採ってい
る。

【００５７】次に、図１のシステムにおけるローカル・
コントロール・サーバ６Ｂまたはコントロール・ノード
７Ｃのように、図２の構成のＬＳＩ２０１を２個使用し
て、片方のＬＳＩ２０１のＣＰＵ２０２をディセーブル
し、もう一方のＬＳＩ２０１のＣＰＵ２０２で両ＬＳＩ
２０１に内蔵されている各コントローラ２１７〜２２０
を制御することで、システムを拡張する場合について、
図３を参照して説明する。なお、ここでは２個のＬＳＩ
２０１を区別するために、一方をＬＳＩ（＃Ａ）２０
１、他方をＬＳＩ（＃Ｂ）２０１と呼ぶことにする。

【００５８】図３の例では、ＬＳＩ（＃Ａ）２０１の入
力端子２０３は“０”に、ＬＳＩ（＃Ｂ）２０１の入力
端子２０３は“１”に固定されている。この場合、ＬＳ
Ｉ（＃Ａ）２０１に内蔵のＣＰＵ２０２はイネーブルさ
れ、ＬＳＩ（＃Ｂ）２０１に内蔵のＣＰＵ２０２はディ
セーブルされている。

【００５９】さて、ＬＳＩ（＃Ｂ）２０１では、入力端
子２０３が“１”であることから、前記したようにセレ
クタ２０４〜２０６，２３３は１側入力の選択状態に切
り替え設定される。これにより、ＬＳＩ（＃Ｂ）２０１
では、ＣＰＵ２０２のデバックインタフェース用に使用
されている端子２１４，２１５，２０９，２３２が、外
部へのバス取得要求信号出力用、外部への割り込み信号
出力用、外部からのバス取得許可信号入力用、外部から
のチップセレクト信号入力用に、それぞれ切り替えられ
る。

【００６０】そこで、ＬＳＩ（＃Ｂ）２０１において
（内蔵のアービトレーション回路２１３、セレクタ２０
４を介して出力される）バス取得要求信号の外部出力用
に切り替えられている出力端子２１４を、ＬＳＩ（＃
Ａ）２０１の入力端子（バス取得要求信号入力端子）２
２９に接続し、同じくＬＳＩ（＃Ｂ）２０１において
（内蔵のコントローラ２１７〜２２０から信号線２１
６、セレクタ２０６を介して出力される）割り込み信号
の外部出力用に切り替えられている出力端子２１５を、
ＬＳＩ（＃Ａ）２０１の入力端子（割り込み信号入力端
子）２３０に接続する。

【００６１】また、ＬＳＩ（＃Ｂ）２０１において外部
からのバス取得許可信号入力用に（具体的には、外部か
らのバス取得許可信号を入力してセレクタ２０５、信号
線２１２を介してアービトレーション回路２１３に通知
するように）切り替えられている入力端子２０９を、Ｌ
ＳＩ（＃Ａ）２０１の出力端子（バス取得許可信号出力
端子）２２８に接続し、ＬＳＩ（＃Ｂ）２０１において
外部からのチップセレクト信号入力用に切り替えられて
いる入力端子２３２を、ＬＳＩ（＃Ａ）２０１の出力端
子（チップセレクト信号出力端子）２３１に接続する。

【００６２】更にＬＳＩ（＃Ｂ）２０１では、出力端子
（バス取得許可信号出力端子）２２８及び出力端子（チ
ップセレクト信号出力端子）２３１を外部と非接続と
し、入力端子（バス取得要求信号入力端子）２２９及び
入力端子（割り込み信号入力端子）２３０を“０”に固
定する。

【００６３】一方、ＬＳＩ（＃Ａ）２０１のデバッグイ
ンタフェースの入出力端子部をなす端子２１５，２１
４，２０９，２３２には、ＬＳＩ２０１に内蔵のＣＰＵ
２０２をデバッグするためのＣＰＵデバッガ３２を接続
する。

【００６４】このような構成においては、ＬＳＩ（＃
Ｂ）２０１内のコントローラ２１７〜２２０からバス取
得要求信号が出力された結果、同じＬＳＩ（＃Ｂ）２０
１内のアービトレーション回路２１３から信号線２１１
上にバス取得要求信号が出力された場合、当該バス取得
要求信号はセレクタ２０４により選択されて出力端子２
１４からＬＳＩ（＃Ａ）２０１の入力端子２２９に入力
される。

【００６５】ＬＳＩ（＃Ａ）２０１の入力端子２２９に
入力されたＬＳＩ（＃Ｂ）２０１側からのバス取得要求
信号は、当該ＬＳＩ（＃Ａ）２０１のアービトレーショ
ン回路２１３に通知される。

【００６６】このとき、ＬＳＩ（＃Ａ）２０１に内蔵の
コントローラ２１７〜２２０からもアービトレーション
回路２１３に対して（信号線２２２を介して）バス取得
要求信号が通知されていたものとすると、ＬＳＩ（＃
Ａ）２０１に内蔵のアービトレーション回路２１３は、
入力端子２２９から信号線２２９ａを介して通知される
外部（ＬＳＩ（＃Ｂ）２０１）からのバス取得要求信
号、及びＬＳＩ２０１内のコントローラ２１７〜２２０
から信号線２２２を介して通知されるバス取得要求信号
に基づくバス調停を行う。

【００６７】ＬＳＩ（＃Ａ）２０１内のアービトレーシ
ョン回路２１３でのバス調停の結果、ＬＳＩ（＃Ｂ）２
０１側からのバス取得要求を受け付ける場合には、ＬＳ
Ｉ（＃Ａ）２０１内のアービトレーション回路２１３か
ら出力端子２２８にバス取得許可信号が出力される。こ
のバス取得許可信号はＬＳＩ（＃Ｂ）２０１の入力端子
２０９に入力され、更に当該ＬＳＩ（＃Ｂ）２０１内の
セレクタ２０５、信号線２１２を介してアービトレーシ
ョン回路２１３に通知される。これを受けてＬＳＩ（＃
Ｂ）２０１内のアービトレーション回路２１３は、ＬＳ
Ｉ（＃Ｂ）２０１に内蔵のコントローラ２１７〜２２０
からのバス取得要求信号に基づくバス調停を行い、その
うちの１つ（その時点で最も優先度が高い要求元）を選
択する。そしてアービトレーション回路２１３は、選択
した要求元コントローラに対し、対応する信号線２２３
を介してバス取得許可信号を通知する。このバス取得許
可信号が通知されたコントローラは、ＣＰＵバス２２１
と接続されているシステムバス３０のアクセス権を獲得
し、ＣＰＵバス２２１を介してシステムバス３０に接続
されたメモリ３１へのアクセス等を行う。

【００６８】また、ＬＳＩ（＃Ｂ）２０１に内蔵のコン
トローラ２１７〜２２０から出力された割り込み信号
は、セレクタ２０６で選択されて出力端子２１５に出力
される。このＬＳＩ（＃Ｂ）２０１の出力端子２１５に
出力された割り込み信号はＬＳＩ（＃Ａ）２０１の入力
端子２３０に導かれ、当該ＬＳＩ（＃Ａ）２０１に内蔵
のＣＰＵ２０２に通知される。ＣＰＵ２０２は、この入
力端子２３０を介して通知された外部の割り込み信号を
受け付けることで、対応する割り込み処理を行う。

【００６９】さて、ＬＳＩ（＃Ａ）２０１に内蔵のＣＰ
Ｕ２０２がＬＳＩ（＃Ｂ）２０１に内蔵のコントローラ
２１７〜２２０のいずれかを制御する場合、該当するコ
ントローラに内蔵の制御レジスタを指定するアドレス
（の下位アドレス）をＣＰＵバス２２１経由でシステム
バス３０上に出力すると共に、当該アドレス（の上位ア
ドレス）をデコードすることにより生成されるチップセ
レクト信号を出力端子２３１から外部に出力する。な
お、ＬＳＩ（＃Ａ）２０１に内蔵のＣＰＵ２０２が当該
ＬＳＩ（＃Ａ）２０１に内蔵のコントローラ２１７〜２
２０のいずれかを制御する場合には、チップセレクト信
号は信号線２３５上に出力される。

【００７０】ＬＳＩ（＃Ａ）２０１の出力端子２３１か
ら出力されたチップセレクト信号はＬＳＩ（＃Ｂ）２０
１の入力端子２３２に導かれ、当該ＬＳＩ（＃Ｂ）２０
１のセレクタ２３３、信号線２３４を介して内蔵のコン
トローラ２１７〜２２０に通知される。すると、ＬＳＩ
（＃Ｂ）２０１に内蔵のコントローラ２１７〜２２０の
うち、ＬＳＩ（＃Ａ）２０１に内蔵のＣＰＵ２０２から
ＣＰＵバス２２１経由でシステムバス３０上に出力され
たアドレスで指定されるコントローラが選択されて、Ｌ
ＳＩ（＃Ａ）２０１に内蔵のＣＰＵ２０２からシステム
バス３０を介して制御（使用）可能な状態となる。

【００７１】なお、図３のシステム構成において、ＬＳ
Ｉ（＃Ａ）２０１とＬＳＩ（＃Ｂ）２０１との外部での
接続状態を、図３とは逆の関係に切り替える切り替え回
路を設けるならば、稼動中のＬＳＩ（＃Ａ）２０１に内
蔵のＣＰＵ２０２の故障が検出された場合に、上記の接
続関係を逆が逆になるように切り替えて、故障が検出さ
れたＣＰＵ２０２を切り離す（イネーブル状態からディ
セーブル状態に切り替える）と共に、それまでディセー
ブルされていたＬＳＩ（＃Ｂ）２０１のＣＰＵ２０２を
イネーブルにして、故障したＣＰＵ２０２の制御を代行
させることも可能である。つまり、ＬＳＩ（＃Ａ）２０
１のＣＰＵ２０２に異常が発生した場合、当該ＬＳＩ
（＃Ａ）２０１のＣＰＵ２０２を切り離して、ＬＳＩ
（＃Ｂ）２０１のＣＰＵ２０２へ切り替えることが可能
である。この切り替え方法を適用するならば、システム
としての信頼性を向上させることも可能である。

【００７２】また、図３の構成は、同じＬＳＩを２個使
用したシステムの例であるが、例えばＬＳＩ（＃Ａ）２
０１の代わりに、コントローラを持たないＣＰＵを接続
して使用することも可能である。この場合、処理能力の
高いＣＰＵを接続すれば、システムとしてのスループッ
トを向上させることが可能である。

【００７３】既に述べたように、図２の構成のＬＳＩ２
０１では、当該ＬＳＩ２０１に内蔵のＣＰＵ２０２とコ
ントローラ２１７〜２２０とを切り離し、コントローラ
だけをＬＳＩ２０１外部から使用することが可能であ
る。この機能を使えば、ＬＳＩ２０１に内蔵のコントロ
ーラ２１７〜２２０だけをＣＰＵ２０２に依存せずに外
部からテストすることが可能となる。即ち、ＬＳＩ開発
段階において、組み込んだＣＰＵに応じてコントローラ
の機能確認用のテストパタ一ンを準備する必要が無くな
り、開発工数の削減が可能である。

【００７４】次に、ＬＳＩを３個以上、例えば３個使用
してシステムを拡張する場合について、図４を参照し
て、図３の構成との相違点を中心に説明する。

【００７５】ここでは、ＬＳＩ２０１に代えて、チップ
セレクト信号出力端子２３１をそれぞれ２個有するＬＳ
Ｉ（＃Ａ）２０１、ＬＳＩ（＃Ｂ）２０１、ＬＳＩ（＃
Ｃ）２０１が用いられる。必要があれば、図２のＬＳＩ
２０１の構成において、出力端子２３１を１個増やして
ＣＰＵ２０２と接続されたい。図２の構成のＬＳＩ２０
１との違いはこの点だけのため、ＬＳＩ（＃Ａ）２０
１、ＬＳＩ（＃Ｂ）２０１、ＬＳＩ（＃Ｃ）２０１の構
成については、便宜的に図２を援用する。

【００７６】図４の構成において、ＬＳＩ（＃Ａ）２０
１の入力端子２０３は“０”に固定されて、内蔵のＣＰ
Ｕ２０２がイネーブルされ、ＬＳＩ（＃Ｂ）２０１及び
ＬＳＩ（＃Ｃ）２０１の入力端子２０３は“１”に固定
されて、内蔵のＣＰＵ２０２がディセーブルされるもの
とする。

【００７７】ＬＳＩ（＃Ｂ）２０１及びＬＳＩ（＃Ｃ）
２０１の出力端子２１４は（ＬＳＩ（＃Ａ）２０１の入
力端子２２９ではなくて）、新設のアービトレーション
回路４０と接続されている。同様に、ＬＳＩ（＃Ｂ）２
０１及びＬＳＩ（＃Ｃ）２０１の入力端子２０９も（Ｌ
ＳＩ（＃Ａ）２０１の出力端子２２８ではなくて）、ア
ービトレーション回路４０と接続されている。このアー
ビトレーション回路４０には、ＬＳＩ（＃Ａ）２０１の
出力端子２２８及び入力端子２２９も接続されている。

【００７８】また、ＬＳＩ（＃Ｂ）２０１及びＬＳＩ
（＃Ｃ）２０１の出力端子２１５は、ＬＳＩ（＃Ａ）２
０１のそれぞれ独立の入力端子（割り込み信号入力端
子）２３０と接続され、ＬＳＩ（＃Ｂ）２０１及びＬＳ
Ｉ（＃Ｃ）２０１の入力端子２３２は、ＬＳＩ（＃Ａ）
２０１のそれぞれ独立のチップセレクト信号出力端子２
３１と接続されている。ＬＳＩ（＃Ｂ）２０１及びＬＳ
Ｉ（＃Ｃ）２０１のチップセレクト信号出力端子２３１
は全て外部と非接続である。

【００７９】図４の構成では、ＣＰＵ２０２がディセー
ブルされているＬＳＩ（＃Ｂ）２０１またはＬＳＩ（＃
Ｃ）２０１のバス取得要求信号出力端子２１４から出力
されるバス取得要求信号はアービトレーション回路４０
に入力される。アービトレーション回路４０は、ＬＳＩ
（＃Ｂ）２０１またはＬＳＩ（＃Ｃ）２０１の出力端子
２１４からバス取得要求信号が送られると、ＣＰＵ２０
２がイネーブルされているＬＳＩ（＃Ａ）２０１のバス
取得要求信号入力端子２２９にバス取得要求信号を出力
する。この際のＬＳＩ（＃Ａ）２０１の動作は、図３の
構成において、ＬＳＩ（＃Ｂ）２０１の出力端子２１４
から当該ＬＳＩ（＃Ａ）２０１の入力端子２２９にバス
取得要求信号が送られた場合と同様である。

【００８０】アービトレーション回路４０は、ＬＳＩ
（＃Ａ）２０１の入力端子２２９へのバス取得要求信号
出力に応じて当該ＬＳＩ（＃Ａ）２０１のバス取得許可
信号出力端子２２８からバス取得許可信号が出力される
と、バス調停を行って、ＬＳＩ（＃Ｂ）２０１またはＬ
ＳＩ（＃Ｃ）２０１のいずれか１つを選択し、選択した
ＬＳＩ２０１のバス取得許可信号入力端子２０９にバス
取得許可信号を出力する。このアービトレーション回路
４０からバス取得許可信号が送られたＬＳＩ（＃Ｂ）２
０１またはＬＳＩ（＃Ｃ）２０１の動作は、図３の構成
において、ＬＳＩ（＃Ａ）２０１の出力端子２２８から
ＬＳＩ（＃Ｂ）２０１の入力端子２０９にバス取得許可
信号が送られた場合と同様である。

【００８１】以上は、ＬＳＩ２０１（に相当するＬＳ
Ｉ）を３個使用する場合について説明したが、４個以上
の場合にも同様に実現可能である。ここでは、ＬＳＩ２
０１の出力端子２３１を（使用ＬＳＩ数−１）個とし
て、ＣＰＵ２０２がイネーブルされるＬＳＩ２０１の各
出力端子２３１を、ＣＰＵ２０２がディセーブルされる
ＬＳＩ２０１の入力端子２３２にそれぞれ接続する。ま
た、ＣＰＵ２０２がディセーブルされるＬＳＩ２０１の
出力端子２１４及び入力端子２０９を（アービトレーシ
ョン回路４０に相当する）外部のアービトレーション回
路に接続すると共に、ＣＰＵ２０２がイネーブルされる
ＬＳＩ２０１の出力端子２２８及び入力端子２２９を当
該アービトレーション回路に接続する。

【００８２】ところで図４の構成では、外部にアービト
レーション回路４０を必要とする。そこで、アービトレ
ーション回路４０を不要とした、図４の構成の変形例に
ついて、図４との相違点についてのみ図５を参照して説
明する。

【００８３】ここでは、ＬＳＩ（＃Ａ）２０１、ＬＳＩ
（＃Ｂ）２０１、ＬＳＩ（＃Ｃ）２０１に代えて、バス
取得許可信号出力端子２２８及びバス取得要求信号入力
端子２２９をそれぞれ２個有するＬＳＩ（＃Ａ）２０
１′、ＬＳＩ（＃Ｂ）２０１′、ＬＳＩ（＃Ｃ）２０
１′が使用される。必要があれば、図２のＬＳＩ２０１
の構成において、出力端子２２８及び入力端子２２９を
それぞれ１個増やしてアービトレーション回路２１３と
接続されたい。

【００８４】ＬＳＩ（＃Ｂ）２０１′及びＬＳＩ（＃
Ｃ）２０１′の出力端子２２８は外部と非接続であり、
入力端子２２９は“０”（バス取得要求信号の非入力状
態）に固定される。ＬＳＩ（＃Ｂ）２０１′及びＬＳＩ
（＃Ｃ）２０１′の出力端子２１４は、ＬＳＩ（＃Ａ）
２０１′のそれぞれ異なる入力端子２２９と接続され、
ＬＳＩ（＃Ｂ）２０１′及びＬＳＩ（＃Ｃ）２０１′の
入力端子２０９は、ＬＳＩ（＃Ａ）２０１′のそれぞれ
異なる出力端子２２８と接続されている。なお、ＬＳＩ
（＃Ａ）２０１′とＬＳＩ（＃Ｂ）２０１′及びＬＳＩ
（＃Ｃ）２０１′との間の割り込み信号並びにチップセ
レクト信号の接続関係は、図４の構成のＬＳＩ（＃Ａ）
２０１とＬＳＩ（＃Ｂ）２０１及びＬＳＩ（＃Ｃ）２０
１との関係と同様であるため、図５では省略されてい
る。

【００８５】図５の構成では、ＣＰＵ２０２がディセー
ブルされているＬＳＩ（＃Ｂ）２０１′またはＬＳＩ
（＃Ｃ）２０１′のバス取得要求信号出力端子２１４か
ら出力されるバス取得要求信号はＬＳＩ（＃Ａ）２０
１′のそれぞれ異なる入力端子２２９に入力される。こ
れにより、ＬＳＩ（＃Ａ）２０１′内のアービトレーシ
ョン回路２１３（図２を援用する都合上、出力端子２２
８及び入力端子２２９が１個の場合の図２中のアービト
レーション回路２１３と同一符号を使用している）はＬ
ＳＩ（＃Ａ）２０１′に内蔵のＣＰＵ２０２に信号線２
１１を介してバス取得要求信号を出力し、当該ＣＰＵ２
０２からバス取得許可信号が信号線２１０、セレクタ２
０５及び信号線２１２を介して返されると、バス調停を
行う。もし、このバス調停の結果、内蔵のコントローラ
２１７〜２２０ではなくて、ＬＳＩ（＃Ｂ）２０１′ま
たはＬＳＩ（＃Ｃ）２０１′を選択したならば、ＬＳＩ
（＃Ａ）２０１′は、対応するバス取得許可信号出力端
子２２８にバス取得許可信号を出力する。このバス取得
許可信号はＬＳＩ（＃Ｂ）２０１′またはＬＳＩ（＃
Ｃ）２０１′の入力端子２０９に導かれる。以降のＬＳ
Ｉ（＃Ｂ）２０１′またはＬＳＩ（＃Ｃ）２０１′の動
作は、図３の構成において、ＬＳＩ（＃Ａ）２０１の出
力端子２２８からＬＳＩ（＃Ｂ）２０１の入力端子２０
９にバス取得許可信号が送られた場合と同様である。

【００８６】このように図５の構成では、各ＬＳＩが出
力端子２２８及び入力端子２２９をそれぞれ２個必要と
するものの、つまりピン数が２増加するものの、アービ
トレーション回路４０を必要としない。但し、システム
全体の構成を考慮すると、アービトレーション回路が必
要でも、ＬＳＩのピン数の増加を招かないで済む図４の
構成の方が有用である。このことは、使用するＬＳＩの
数が多いほど顕著となる。

【００８７】なお、図５はＬＳＩを３個使用する構成例
を示したものであるが、ＬＳＩをＮ（Ｎは２以上の整
数）個使用する構成では、出力端子２２８及び入力端子
２２９をＮ−１個設ければよいことは明らかである。

【００８８】また、以上に述べた実施形態では、ＬＳＩ
２０１に内蔵のＣＰＵ２０２をディセーブルするのに入
力端子（入力ピン）２０３を用いているが、これに限る
ものではない。例えば（１）ＣＰＵ上で動くソフトウェ
アでディセーブルする方法、（２）ＬＳＩに内蔵された
記憶手段の設定情報でディセーブルする方法、（３）Ｌ
ＳＩ製造時のマスク上でディセーブルする方法等が適用
可能である。上記（１）の方法は、システムの状態をソ
フトウェアで判別することが可能となり、システムへの
柔軟な対応が可能となる。（２）の方法は、例えばＬＳ
ＩにフラッシュＲＯＭを内蔵し、これにＣＰＵのディセ
ーブルの有無を記憶させておき、システム立ち上げ時に
自動設定を行うものである。この方法では、ＬＳＩのピ
ン数の削滅と、１種類のＬＳＩを多数の製品として使う
ことが可能となる。（３）の方法はＬＳＩの大規模化に
伴い、ＣＰＵの占める回路面積が小さくなったときに、
製造工程上で多種類のＬＳＩを作る場合に適している。

【００８９】

【発明の効果】以上詳述したように本発明によれば、Ｃ
ＰＵと複数のコントローラを内蔵したＬＳＩにおいて、
内蔵のＣＰＵ部分をディセーブルし、コントローラ部分
だけをＬＳＩ外部のＣＰＵから使用可能な構成としたの
で、本ＬＳＩを複数個使うことで、システムで使用可能
なコントローラの数を容易に増やすことができ、これに
より通信回線等も容易に増やすことができる。

【００９０】また、本発明によれば、本ＬＳＩに内蔵の
ＣＰＵより処理速度の高いＣＰＵを外部に接続して、そ
の外部のＣＰＵからＬＳＩに内蔵の各種コントローラを
制御することもできるため、汎用性が高く、使用するシ
ステムに柔軟に対応できる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＬＳＩを複数使用し
て構築された情報処理システムのシステム構成図。

【図２】図１のシステムに適用されているＬＳＩ２０１
の構成を示すブロック図。

【図３】図２の構成のＬＳＩ２０１を２個使用したＬＳ
Ｉ組み合せシステムの要部の構成を示す図。

【図４】図２の構成のＬＳＩ２０１を３個使用したＬＳ
Ｉ組み合せシステムの要部の構成を示す図。

【図５】図４の構成の変形例を示す図。

【符号の説明】

１，２…情報系ネットワーク ３〜５…制御系ネットワーク ６Ａ，６Ｂ…ローカル・コントロール・サーバ（ネット
ワーク接続装置） ７Ａ〜７Ｄ…コントロール・ノード（ネットワーク接続
装置） ３０…システムバス ３１…メモリ ４０…アービトレーション回路（外部のアービトレーシ
ョン回路） ２００…ＣＰＵ（外部のＣＰＵ） ２０１，２０１′…ＬＳＩ ２０２…ＣＰＵ（内蔵のＣＰＵ） ２０４…セレクタ（第２の切り替え手段、バス取得要求
選択手段） ２０５…セレクタ（第１の切り替え手段、バス取得許可
選択手段） ２０６…セレクタ（第２の切り替え手段、割り込み信号
選択手段） ２３３…セレクタ（第１の切り替え手段、チップセレク
ト信号選択手段） ２１３…アービトレーション回路（内蔵のアービトレー
ション回路） ２１７〜２２０…コントローラ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のコントローラを内蔵したＬＳＩに
   おいて、 前記コントローラを制御するための、任意にディセーブ
   ル状態に設定可能なＣＰＵと、 前記ＣＰＵがディセーブルされている状態で、前記複数
   のコントローラの制御に関係する前記ＣＰＵの所定のイ
   ンタフェース部分をＬＳＩ外部側に切り替え接続する切
   り替え手段とを具備することを特徴とするＬＳＩ。
2. 【請求項２】 前記切り替え手段は、ＬＳＩ外部から与
   えられる前記内蔵のコントローラを制御するための信号
   または前記内蔵のＣＰＵから出力される前記コントロー
   ラを制御するための信号を、前記内蔵のＣＰＵがディセ
   ーブルされているか否かに応じて切り替える第１の切り
   替え手段と、前記コントローラを含む内蔵の周辺回路か
   ら前記内蔵のＣＰＵに出力される信号を、当該ＣＰＵが
   ディセーブルされている場合にＬＳＩ外部に切り替え出
   力する第２の切り替え手段とを有していることを特徴と
   する請求項１記載のＬＳＩ。
3. 【請求項３】 前記第１の切り替え手段は、ＬＳＩ外部
   から与えられるチップセレクト信号または前記内蔵のＣ
   ＰＵから出力されるチップセレクト信号を、前記内蔵の
   ＣＰＵがディセーブルされているか否かに応じて前記内
   蔵のコントローラに選択出力するチップセレクト信号選
   択手段を有していることを特徴とする請求項２記載のＬ
   ＳＩ。
4. 【請求項４】 前記第２の切り替え手段は、前記内蔵の
   コントローラから前記内蔵のＣＰＵに出力される割り込
   み信号を、当該ＣＰＵがディセーブルされている場合に
   ＬＳＩ外部に選択出力する割り込み信号選択手段を有し
   ていることを特徴とする請求項２記載のＬＳＩ。
5. 【請求項５】 前記周辺回路は、内蔵のコントローラか
   らのバス取得要求とＬＳＩ外部からのバス取得要求に応
   じてバス取得に関する調停を行うバス調停手段であっ
   て、バス調停に際しては、内蔵のＣＰＵに対してバス取
   得要求を出力し、当該バス取得要求に対するバス取得許
   可に応じてバス取得要求元の１つを選択して、当該要求
   元にバス取得許可を返すバス調停手段を含んでおり、 前記第２の切り替え手段は、前記バス調停手段から前記
   内蔵のＣＰＵに出力されるバス取得要求を、当該ＣＰＵ
   がディセーブルされている場合にＬＳＩ外部に選択出力
   するバス取得要求選択手段と、前記内蔵のコントローラ
   から前記内蔵のＣＰＵに出力される割り込み信号を、当
   該ＣＰＵがディセーブルされている場合にＬＳＩ外部に
   選択出力する割り込み信号選択手段とを有し、 前記第１の切り替え手段は、ＬＳＩ外部から与えられる
   バス取得許可または前記内蔵のＣＰＵから出力されるバ
   ス取得許可を、当該ＣＰＵがディセーブルされているか
   否かに応じて前記バス調停手段に選択出力するバス取得
   許可選択手段を有していることを特徴とする請求項２記
   載のＬＳＩ。
6. 【請求項６】 前記ＣＰＵを外部から診断するのに用い
   られるデバッグインタフェースを更に具備しており、 前記切り替え手段は、前記デバッグインタフェースまた
   は前記複数のコントローラの制御に関係する前記ＣＰＵ
   の所定のインタフェース部分を、前記ＣＰＵがディセー
   ブルされているか否かに応じてデバッグインタフェース
   用入出力端子部に切り替え接続することを特徴とする請
   求項１記載のＬＳＩ。
7. 【請求項７】 前記ＣＰＵを外部から診断するのに用い
   られるデバッグインタフェースを更に具備しており、 前記バス取得要求選択手段は、前記バス調停手段から前
   記内蔵のＣＰＵに出力されるバス取得要求または当該Ｃ
   ＰＵから前記デバッグインタフェースに出力される所定
   の第１のインタフェース信号を、当該ＣＰＵがディセー
   ブルされているか否かに応じて所定の第１の出力端子か
   らＬＳＩ外部に選択出力するように構成され、 前記割り込み信号選択手段は、前記内蔵のコントローラ
   から前記内蔵のＣＰＵに出力される割り込み信号または
   当該ＣＰＵから前記デバッグインタフェースに出力され
   る所定の第２のインタフェース信号を、当該ＣＰＵがデ
   ィセーブルされているか否かに応じて所定の第２の出力
   端子からＬＳＩ外部に選択出力するように構成されてい
   ることを特徴とする請求項５記載のＬＳＩ。
8. 【請求項８】 請求項１乃至請求項７のいずれかに記載
   のＬＳＩを複数備えると共に、 前記複数のＬＳＩのいずれか１つを除く残りのＬＳＩに
   内蔵の前記ＣＰＵを全てディセーブルする手段と、 内蔵のＣＰＵがディセーブルされていない前記ＬＳＩに
   よって、内蔵のＣＰＵがディセーブルされた前記ＬＳＩ
   に内蔵の前記コントローラを制御するために、前記複数
   のＬＳＩを相互接続する接続手段とを具備することを特
   徴とするＬＳＩ組み合わせシステム。
9. 【請求項９】 請求項１乃至請求項７のいずれかに記載
   のＬＳＩを少なくとも１つ備えると共に、 前記ＬＳＩに内蔵の前記ＣＰＵをディセーブルする手段
   と、 前記ＬＳＩに内蔵の前記コントローラを制御する当該Ｌ
   ＳＩの外部に設けられた外部ＣＰＵとを具備することを
   特徴とするＬＳＩ組み合わせシステム。
10. 【請求項１０】 ネットワーク相互間を接続するため
    の、またはネットワークに接続されて機器制御を行うた
    めのネットワーク接続装置において、 請求項８または請求項９記載のＬＳＩ組み合わせシステ
    ムを具備することを特徴とするネットワーク接続装置。