JPH0652034A

JPH0652034A - メモリ制御方式

Info

Publication number: JPH0652034A
Application number: JP4226476A
Authority: JP
Inventors: Koichi Nakai; 幸一中井; Masaaki Yamamoto; 昌明山本; Yoshiaki Hisada; 義明久田
Original assignee: Hitachi Ltd; Hitachi West Service Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Industrial Equipment Co Ltd
Priority date: 1992-08-03
Filing date: 1992-08-03
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】メモリアドレス空間の変動が生じても、常に
オンボードメモリの最適アクセススピードを維持するこ
とのできるメモリ制御方式を提供する。【構成】基本処理装置３、メインメモリ制御機構４、
オンボード基本メモリ８、前記３からアドレス情報を受
け前記８の選択制御をするバンク切換制御部５を備え、
増設用拡張メモリモジュール１０、１１を接続可能な情
報処理システムにおいて、前記４は、前記３からの制御
信号と前記８からのＲＡＭセレクト信号１０４を受け判
別信号１０６を出力するオンボードメモリ認識手段６
と、該判別信号を受けて判別信号の指示するストローブ
信号１０７を前記８および１０、１１へ送出するアクセ
スタイミング制御手段７を有し、前記６は、前記信号１
０４が前記８の選択を示すとき前記８用のストローブ信
号を、前記８の非選択を示すとき前記１０、１１用のス
トローブ信号をそれぞれ指示する判別信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、拡張メモリモジュール
に対して異なるアクセススピードを持つメモリモジュー
ルを、ＣＰＵボード上に持つような情報処理システムの
メモリ制御方式に係り、特にメモリ増設時のメモリアド
レス空間の変更に際し、オンボード基本メモリに対する
アクセススピードを、アドレス空間によらず、最適な状
態に保持し動作することを特徴とするメモリ制御方式に
関する。

【０００２】

【従来の技術】近年、小型コンピュータの分野では、メ
モリ素子の高集積化に伴い、メインメモリの一部をＣＰ
Ｕボード上に直接実装し、装置原価の低減を図ると共
に、オンボードメモリとして最新の高性能メモリ素子を
採用し、システム性能の高速化を図っていく傾向が見ら
れる。又、一方では開発費用、工数負担を軽減するた
め、新製品開発の度に新メモリモジュールの開発をする
ことはせず、従来製品で使用しているメモリモジュール
を、そのまま数世代に渡り流用し続ける傾向も出てきて
いる。制御タイミングの異なるメモリに対するアクセス
方法としては、特開平２−１８４９４２公報、「メモリ
制御方式」に開示されているように、各メモリモジュー
ルに関する情報を、専用に設けた記憶手段に記憶させて
おき、プログラムの介入により、該記憶手段の情報を更
新していくような大がかりな仕組を持った方法や、特開
平２−１５０９３６公報、「拡張メモリアクセス方式」
に開示されているように、各メモリモジュールに予めメ
モリ種別保持手段、タイミング情報保持手段等の専用ハ
ードウエアを付加し、インタフエース手段でこれらの情
報を読込みながら制御する方式があり、メモリモジュー
ルも高価なものになる。

【０００３】

【発明が解決しようとする課題】従来、アクセススピー
ドの異なるメモリモジュールが混在したメモリをアクセ
スする場合には、その中で最もスピードの遅いメモリモ
ジュールに合わせたタイミングで全体を動かすか、又は
先に記したようにメモリモジュール内に特別なハードウ
エアやインタフエース情報を付加したり、プログラムサ
ポートによる大がかりな制御手法等が必要であった。あ
るいは、該記憶システムにおいて、メモリモジュールの
アドレス空間が予め確定していたり、メモリ増設等によ
るアドレス空間の変動に対して、システムの構成上影響
を受けることのないようなメモリモジュールに対して
は、メインメモリ制御機構内に、ＣＰＵの出力したメモ
リアドレスから特定のアクセスタイミングを生成する回
路を固有に持たせることにより、アクセススピードの異
なるメモリモジュール混在時のアクセススピード最適化
を実現することが可能であった。

【０００４】図３はメモリを増設した場合の例を説明す
る図であり、（ａ）と（ｂ）の例を示している。図３の
（ａ）の場合、（ａ−１）に示すように、例えばオンボ
ード基本メモリ８が高速メモリとして０〜４ＭＢのアド
レスにマッピングされ、低速な拡張メモリ１０，１１が
それぞれ２ＭＢ，１ＭＢの容量をもち、この拡張メモリ
を増設する場合を考えると、各メモリモジュールのバン
クアドレスのバウンダリ制限（各バンクにバンクアドレ
スビットが割り当てられれる場合、割り当てられたバン
クアドレスビットを複数のバンクで共用することができ
ないことから生ずる制限）から（ａ−２）のように、
８，１０，１１の順にアドレス空間の下位から積む必要
があり、オンボード基本メモリ８用に設定したアドレス
空間０〜４ＭＢへの高速アクセスタイミングは従来通り
で問題は無い。しかし、図３の（ｂ）の場合、拡張メモ
リ１１が例えば８ＭＢの容量を持つ低速増設メモリ（ｂ
−１）である場合はバンクアドレスのバウンダリ制限か
ら、（ａ−２）のように８，１０，１１の順に積むこと
ができず、（ｂ−２）に示すように、アドレス空間の下
位から１１，８，１０とメモリモジュールのバンク設定
を行なう必要がある。このため、図３の（ｂ）のような
場合、拡張メモリ増設前に、予めオンボード基本メモリ
用に設定していた高速メモリアクセス用アドレス空間
が、低速のメモリモジュールに割当てられ又、低速メモ
リ空間に高速のオンボード基本メモリが割当てられ、ま
た、低速メモリ空間に高速のオンボード基本メモリが割
当てられるため、メモリモジュールに対する最適なアク
セスができなくなる。

【０００５】本発明の目的は、ＣＰＵボード上に実装し
たメモリモジュールと、例えば、既存装置より流用した
アクセススピードの異なる拡張メモリモジュールを持つ
情報処理システムにおいて、フイールドでのメモリ増設
に代表されるような、メモリ構成、容量変更によるメモ
リアドレス空間の変動に際し、メモリモジュール側に特
別なハードウエアを付加すること無く、又プログラムサ
ポートによる大がかりな制御手法もとらず、任意のアド
レス空間で常にオンボードメモリに最適なアクセススピ
ードを維持することのできるメモリ制御を容易に実現す
ることにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明メモリ制御方式では、基本処理装置と、メイ
ンメモリ制御機構と、オンボード基本メモリと、前記基
本処理装置からアドレス情報を受け前記オンボード基本
メモリの選択制御をするバンク切換制御部を備え、増設
用拡張メモリモジュールを接続可能な情報処理システム
において、前記メインメモリ制御機構は、前記基本処理
装置からの制御信号と前記オンボード基本メモリからの
ＲＡＭセレクト信号を受け判別信号を出力するオンボー
ドメモリ認識手段と、該判別信号を受けて判別信号の指
示するストローブ信号を前記オンボード基本メモリおよ
び増設用拡張メモリモジュールへ送出するアクセスタイ
ミング制御手段を有し、前記オンボードメモリ認識手段
は、前記ＲＡＭセレクト信号がオンボード基本メモリが
選択されたことを示すときオンボード基本メモリ用スト
ローブ信号を、前記ＲＡＭセレクト信号がオンボード基
本メモリが選択されていないことを示すとき増設用拡張
メモリモジュール用ストローブ信号をそれぞれ指示する
判別信号を出力するよう構成されたことを特徴としてい
る。また、別に、前記オンボードメモリ認識手段を、前
記制御信号の内のフラグセット信号により制御フラグを
セットされる制御フラグ部を備え、前記ＲＡＭセレクト
信号と前記制御フラグ部の制御フラグとの間で論理を取
ることにより種々のストローブ信号対応の判別信号を生
成出力するよう構成している。さらに、前記の同一の情
報処理システムを２台接続してマルチプロセッサシステ
ムとし、各情報処理システム間に各情報処理システムの
ＲＡＭセレクト信号をワイヤードオア接続する信号線を
設けている。

【０００７】

【作用】本発明によれば、オンボード基本メモリと、異
なるアクセススピードで動作する拡張メモリモジュール
を持つ情報処理システムおいて、メモリアドレス空間が
変更になっても、オンボード基本メモリおよび拡張メモ
リモジュールに対して常に最適なアクセススピードを保
証することができる。又、メモリモジュールに特別なハ
ードウエアや、インターフエース情報を付加する必要も
無いため、安価でかつ最大限にメモリの性能を生かした
制御が行なえ、最適な情報処理システムの構築が図れ
る。また、上記情報処理システムを並列に２台接続した
マルチプロセッサシステムにおいても、両情報処理シス
テムから互いのオンボード基本メモリおよび拡張メモリ
モジュールにアクセスする場合、互いのオンボード基本
メモリのＲＡＭセレクト信号をワイヤードオア接続する
信号線を１本、両情報処理システム間に追加するのみ
で、容易にメモリの性能を活かした制御が行なえるた
め、最適なマルチプロセッサシステムの構築が図れる。

【０００８】

【実施例】以下、本発明の実施例を図に従い説明する。
図１は本発明が適用される情報処理システムの一例を示
すブロック構成図である。図１において、１はＣＰＵボ
ード、２は基本処理装置３とメインメモリ制御機構４を
１チップに収めたＣＰＵＬＳＩ、１０１は基本処理装置
３の出力するメモリアドレスバス、８はオンボード基本
メモリ、９はＣＰＵボード１から外部メモリアドレスバ
ス１０２へのドライバ、１０５はメインメモリ制御機構
４に対する制御信号群、６はオンボードメモリ認識手
段、７はオンボードメモリ認識手段６から送出された判
別信号１０６に基づき、メモリモジュールへのアクセス
タイミングを制御するアクセスタイミング制御手段、１
０７はメモリモジュールへのストローブ信号、５はオン
ボード基本メモリ８のバンク切替制御部、１０３はオン
ボード基本メモリ８用バンクアドレス、１０４は基本メ
モリ８のＲＡＭセレクト信号、１０、１１は増設用の拡
張メモリモジュールであり、１２、１３は各増設用の拡
張メモリモジュール１０、１１のバンク切替制御部であ
る。オンボード基本メモリ８、及び、増設用の拡張メモ
リモジュール１０、１１の各記憶領域は、情報処理シス
テムのメモリ空間上に割当てられ、各々のモジュール内
に持つバンク切替制御部５、１２、１３の指定によりメ
モリ空間の連続領域に、順次マッピングされる。

【０００９】以下図２に従い、メモリモジュールへのア
クセス手順を説明する。基本処理装置３内のアドレスレ
ジスタ１５に格納されたメモリアドレスはバンク切替制
御部５を経由し、オンボード基本メモリ８へ、或いはド
ライバ９を経由し、拡張メモリモジュール１０、１１へ
送出される。拡張メモリモジュール１０、１１内には、
各々独立して、バンク切替制御部１２、１３、ＲＡＭ１
１４、１１５を持つ。オンボード基本メモリ８は送出メ
モリアドレス１０１がバンク切替制御部５の設定値と一
致すると、チップセレクト信号が与えられ動作アクティ
ブとなる。メインメモリ制御機構４は、オンボード基本
メモリ８が動作アクティブとなったことを示すＲＡＭセ
レクト信号１０４を、システムの動作中、常時監視す
る。バンク切替制御５は切替スイッチになっており、オ
ンボード基本メモリ８のアドレス割付けを任意に変更で
きる。図２に示す例は、オンボード基本メモリ８に対し
アドレスレジスタ１５のビット２２〜２７がバンク切替
制御部５に送出され、最大６４ＭＢのアドレス空間ま
で、４ＭＢ単位のアドレス割付が、バンク切替制御部５
で行なわれることを示す。一方拡張メモリ１０、１１は
既存システムで使用中のモジュールであり、さらにアド
レスレジスタ１５の下位ビット迄を参照することで、夫
々２ＭＢバウンダリの増設が可能なメモリとする。オン
ボードメモリ８に対し、低速で動作するメモリとして位
置づけておく。

【００１０】図４にメインメモリ制御機構４内のオンボ
ードメモリ認識手段６とアクセスタイミング制御手段７
の詳細を示す。オンボードメモリ認識手段６は２ビット
の制御フラグがセットされる制御フラグ部２０を持ち、
基本処理装置３は制御信号群１０５の中のフラグセット
信号１０５ー１を経由し、該制御フラグ部２０にフラグ
情報を格納する。制御フラグ部２０の上位（２０１）に
はオンボードメモリ高速モードビットがセットされ、、
下位（２０２）にアクセススピード切替ビットがセット
される。上位ビット（２０１）が１の時、オンボード基
本メモリは最適アクセススピードで動作するようにさ
れ、０の時、他の拡張メモリモジュールと同様の低速ス
ピードで動作するようにされる。また下位ビット（２０
２）は、ＣＰＵボード上の基本メモリスピードを２段階
に切替るために使用され、０の時、現行高速メモリ対応
とし、１の時は将来の拡張用とし、もう一段高速のメモ
リ素子のオンボード実装もサポートできるよう考慮され
ている。なお、制御フラグ部２０への制御フラグのセッ
トは、通常システム導入時に行なわれるが、システム構
成変更に伴い制御フラグを変更することができる。

【００１１】先に図２で示したオンボード基本メモリ８
からのＲＡＭセレクト信号１０４は、オンボードメモリ
認識手段６に入力され、制御フラグとの論理が取られ、
その結果が判別信号１０６（１０６ー１、１０６ー２）
としてアクセスタイミング制御手段７へ送出される。ア
クセスタイミング制御手段はＳＯ（３００）からＳ８
（３０８）までのステージと、論理回路と、フリップフ
ロップ（ＦＦ）３１を備えており、ステージからの出力
と論理回路からの出力によりフリップフロップ３１のセ
ット、リセットを制御し、フリップフロップ３１の出力
をメモリモジュールに対するストローブ信号１０７とし
ている。

【００１２】判別信号１０６を構成する信号１０６ー
１、１０６ー２は、メモリアクセスのアドレス空間がオ
ンボード基本メモリ８でない時、すなわち、ＲＡＭセレ
クト信号１０４が無い時、共に０となり、このためフリ
ップフロップ３１はステージＳ１（３０１）の出力でセ
ットされ、ＯＲ回路を介するステージＳ８（３０８）の
出力でリセットされる。これにより拡張メモリモジュー
ルの動作タイミングである図５の１０７（ａ）の出力が
フリップフロップ３１から得られる。次に、信号１０６
ー１が０、信号１０６ー２が１、すなわち、制御フラグ
（上位，下位）が（１，０）の場合には、フリップフロ
ップ３１はステージＳ１（３０１）の出力でセットさ
れ、次いでステージＳ６（３０６）の出力と信号１０６
ー２とがアンド回路でアンドをとられ、その出力がＯＲ
回路を介してフリップフロップ３１のリセット端子に与
えられ、フリップフロップ３１がリセットされる。これ
により現行の高速オンボードメモリの動作タイミングで
ある図５の１０７（ｃ）の出力がフリップフロップ３１
から得られる。次に、信号１０６ー１が１、信号１０６
ー２が０、すなわち、制御フラグ（上位，下位）が
（１，１）の場合には、フリップフロップ３１はステー
ジＳ１（３０１）の出力でセットされ、次いでステージ
Ｓ５（３０５）の出力と信号１０６ー１とがアンド回路
でアンドをとられ、その出力がＯＲ回路を介してフリッ
プフロップ３１のリセット端子に与えられ、フリップフ
ロップ３１がリセットされる。これにより将来の実装用
としてのより高速なオンボードメモリの動作タイミング
である図５の１０７（ｂ）の出力がフリップフロップ３
１から得られる。以上説明したように、オンボード基本
メモリ８が任意のアドレス空間に変更された場合でも、
本発明により、オンボード基本メモリ８は常に最適アク
セススピードを維持して動作可能であり、誤動作を起す
ことはない。

【００１３】図６は別の実施例を示し、図１に示した情
報処理システムを２台並列にならべ、マルチプロセッサ
接続した実施例である。１は図１に示したＣＰＵボード
であり、基本処理装置３が動作するときは、制御信号群
１０５の中のメモリ制御機構有効化信号１０５ー２がア
クティブになりメモリ制御機構４のみがアクティブ状態
にされる。１’は１と同じように２台目システムのＣＰ
Ｕボードを示し、以下３’は２台目の基本処理装置、
４’はメインメモリ制御部、８’は２台目ＣＰＵボード
上のオンボード基本メモリ、１０’、１１’は２台目シ
ステムに持つ拡張メモリモジュールであり、ＣＰＵボー
ド１と同様に、基本処理装置３’が動作するときは、制
御信号群１０５’の中のメモリ制御機構有効化信号１０
５’ー２がアクティブになりメモリ制御機構４’のみが
アクティブ状態にされる。本実施例は同じ情報処理シス
テムを２台並べて使用するため、１台目と２台目は外部
メモリアドレスバス１０２をはじめ、本図には省略して
示していないが他にもデータバス、制御線等を共用して
おり、これにより本実施例は動作する。

【００１４】１台目から２台目にアクセスする場合、１
台目のＣＰＵボード１から外部アドレスバス１０２を経
由して出力されたアドレスは、２台目のメモリモジュー
ル８’、１０’、１１’の中でアドレス空間の一致した
メモリモジュールに対し適用され、同時に１台目メイン
メモリ制御機構４から出力されたストローブ信号１０７
によって該当するメモリモジュールにアクセスされる。
また、逆に２台目から１台目にアクセスする場合も、２
台目のＣＰＵボード１’から外部アドレスバス１０２を
経由して出力されたアドレスは、１台目のメモリモジュ
ール８、１０、１１の中でアドレス空間の一致したメモ
リモジュールに対し適用され、２台目のメインメモリ制
御機構４’から出力されたストローブ信号１０７’によ
って該当するメモリモジュールにアクセスされる。各情
報処理システムは、既存システムの流用等による拡張メ
モリモジュールに対して、異なるアクセスタイミングで
動作するオンボード基本メモリを持ち、該基本メモリに
対し最適なアクセススピードで制御できるメインメモリ
制御機構４、４’を備えているが、１台目、２台目それ
ぞれのシステムから相手システムのオンボード基本メモ
リ８、８’をアクセスする場合、そのままでは、低速な
拡張メモリと同じタイミングでしかアクセスできない。

【００１５】本実施例ではこの欠陥を解消し、オンボー
ド基本メモリを最適なタイミングでアクセスするため、
両システム上のオンボード基本メモリのＲＡＭセレクト
信号１０４、１０４’をワイヤード接続する信号線１４
を両情報処理システム間に１本追加することにより、拡
張メモリモジュールとオンボード基本メモリを区別し、
それぞれに最適となるアクセススピードで制御し、容易
にメモリモジュールの性能を活かしたマルチプロセッサ
システムを構築している。本実施例おいて、例えば、一
台目のＣＰＵボードから二台目のＣＰＵボードのオンボ
ードメモリ空間をアクセスした場合、オンボード基本メ
モリ８からの出力であるＲＡＭ出力信号１０４はアクテ
ィブではないが、オンボード基本メモリ８’からの出力
であるＲＡＭ出力信号１０４’はアクティブになってお
り、この信号１０４’をワイヤード接続した信号線１４
を経由してメインメモリ制御機構４に取り込むことによ
り、メインメモリ制御機構４の中のオンボードメモリ認
識手段６にはオンボードメモリであると認識させ、一台
目のＣＰＵボードから見ると自分のオンボードメモリで
はないが、二台目のＣＰＵボードのオンボードメモリ
８’を高速なタイミングで動かすことができる。このと
き、基本処理装置３’からのメモリ制御機構有効化信号
１０５’ー２は出力されていないため、オンボードメモ
リ８’からのＲＡＭ出力信号１０４’はメインメモリ制
御機構４’に取り込まれてもメインメモリ制御機構４’
は動作せず、メインメモリ制御機構４’からはストロー
ブ信号１０７’は出力されない。

【００１６】

【発明の効果】本発明によれば、ＣＰＵボード上のオン
ボード基本メモリと、異なるアクセススピードで動作す
る拡張メモリモジュールを備える情報処理システムにお
いて、メモリ構成、容量変更等により、メモリアドレス
空間が変更になっても、任意のアドレス空間において、
常にオンボードメモリの性能に最適なアクセススピード
が保持できるため、既存の装置で適用しているアクセス
スピードの異なる拡張メモリモジュールを、そのまま流
用、増設し動作させることが可能であり、かつオンボー
ド基本メモリに、特別なハードウエアは何も持たせる必
要がなく、安価で高性能な情報処理システムの構築が図
れる。

【００１７】また、前記情報処理システムを並列に２台
接続して構成したマルチプロセッサシステムにおいて、
一方のＣＰＵボードから他方のＣＰＵボード上のオンボ
ード基本メモリをアクセスする場合にも、最適なアクセ
ススピードが保持できるマルチプロセッサシステムの構
築が図れる。

【図面の簡単な説明】

【図１】本発明が適用される情報処理システムの一例を
示すブロック構成図である。

【図２】メモリモジュールへのアクセス手順を説明する
ための図１の一部分を詳細に示した図である。

【図３】メモリモジュールの増設を説明するための図で
ある。

【図４】メインメモリ制御機構の構成を示すブロック図
である。

【図５】本発明の一実施例のメモリアクセスの動作タイ
ミングを示す図である。

【図６】図１に示した情報処理システムを２台並列にな
らべ、マルチプロセッサ接続した構成を示すブロック図
である。

【符号の説明】

１ＣＰＵボード３基本処理装置４メインメモリ制御機構６オンボードメモリ認識手段７アクセスタイミング制御手段８オンボード基本メモリ１０、１１拡張メモリモジュール５バンク切替制御部１０１メモリアドレスバス１０７メモリモジュールへのストローブ信号線１０４オンボード基本メモリのＲＡＭセレクト信号線１４両システム間ＲＡＭセレクト信号のワイアード接
続線

───────────────────────────────────────────────────── フロントページの続き (72)発明者山本昌明大阪府大阪市北区長柄西１丁目７番31号株式会社日立西サービスエンジニアリング内 (72)発明者久田義明神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム設計開発センタ内

Claims

【特許請求の範囲】

【請求項１】基本処理装置と、メインメモリ制御機構
と、オンボード基本メモリと、前記基本処理装置からア
ドレス情報を受け前記オンボード基本メモリの選択制御
をするバンク切換制御部を備え、増設用拡張メモリモジ
ュールを接続可能な情報処理システムのメモリ制御方式
であって、前記メインメモリ制御機構は、前記基本処理装置からの
制御信号と前記オンボード基本メモリからのＲＡＭセレ
クト信号を受け判別信号を出力するオンボードメモリ認
識手段と、該判別信号を受けて判別信号の指示するスト
ローブ信号を前記オンボード基本メモリおよび増設用拡
張メモリモジュールへ送出するアクセスタイミング制御
手段を有し、前記オンボードメモリ認識手段は、前記ＲＡＭセレクト
信号がオンボード基本メモリが選択されたことを示すと
きオンボード基本メモリ用ストローブ信号を、前記ＲＡ
Ｍセレクト信号がオンボード基本メモリが選択されてい
ないことを示すとき増設用拡張メモリモジュール用スト
ローブ信号をそれぞれ指示する判別信号を出力するよう
構成されたことを特徴とするメモリ制御方式。
【請求項２】基本処理装置と、メインメモリ制御機構
と、オンボード基本メモリと、前記基本処理装置からア
ドレス情報を受け前記オンボード基本メモリの選択制御
をするバンク切換制御部を備え、増設用拡張メモリモジ
ュールを接続可能な情報処理システムのメモリ制御方式
であって、前記メインメモリ制御機構は、前記基本処理装置からの
制御信号と前記オンボード基本メモリからのＲＡＭセレ
クト信号を受け判別信号を出力するオンボードメモリ認
識手段と、該判別信号を受けて判別信号の指示するスト
ローブ信号を前記オンボード基本メモリおよび増設用拡
張メモリモジュールへ送出するアクセスタイミング制御
手段を有し、前記オンボードメモリ認識手段は、前記制御信号の内の
フラグセット信号により制御フラグをセットされる制御
フラグ部を備え、前記ＲＡＭセレクト信号と前記制御フ
ラグ部の制御フラグとの間で論理を取ることにより種々
のストローブ信号対応の判別信号を生成出力するよう構
成されたことを特徴とするメモリ制御方式。
【請求項３】基本処理装置と、メインメモリ制御機構
と、オンボード基本メモリと、前記基本処理装置からア
ドレス情報を受け前記オンボード基本メモリの選択制御
をするバンク切換制御部を備え、増設用拡張メモリモジ
ュールを接続可能な情報処理システムを２台接続したマ
ルチプロセッサシステムのメモリ制御方式であって、前記各情報処理システムの前記メインメモリ制御機構
は、前記基本処理装置からの制御信号と前記オンボード
基本メモリからのＲＡＭセレクト信号を受け判別信号を
出力するオンボードメモリ認識手段と、該判別信号を受
けて判別信号の指示するストローブ信号を前記オンボー
ド基本メモリおよび増設用拡張メモリモジュールへ送出
するアクセスタイミング制御手段を有し、前記オンボードメモリ認識手段は、前記ＲＡＭセレクト
信号がオンボード基本メモリが選択されたことを示すと
きオンボード基本メモリ用ストローブ信号を、前記ＲＡ
Ｍセレクト信号がオンボード基本メモリが選択されてい
ないことを示すとき増設用拡張メモリモジュール用スト
ローブ信号をそれぞれ指示する判別信号を出力するよう
構成され、前記各情報処理システム間に各情報処理システムのＲＡ
Ｍセレクト信号をワイヤードオア接続する信号線を設け
たことを特徴とするメモリ制御方式。
【請求項４】基本処理装置と、メインメモリ制御機構
と、オンボード基本メモリと、前記基本処理装置からア
ドレス情報を受け前記オンボード基本メモリの選択制御
をするバンク切換制御部を備え、増設用拡張メモリモジ
ュールを接続可能な情報処理システムを２台接続したマ
ルチプロセッサシステムのメモリ制御方式であって、前記各情報処理システムの前記メインメモリ制御機構
は、前記基本処理装置からの制御信号と前記オンボード
基本メモリからのＲＡＭセレクト信号を受け判別信号を
出力するオンボードメモリ認識手段と、該判別信号を受
けて判別信号の指示するストローブ信号を前記オンボー
ド基本メモリおよび増設用拡張メモリモジュールへ送出
するアクセスタイミング制御手段を有し、前記オンボードメモリ認識手段は、前記制御信号の内の
フラグセット信号により制御フラグをセットされる制御
フラグ部を備え、前記ＲＡＭセレクト信号と前記制御フ
ラグ部の制御フラグとの間で論理を取ることにより種々
のストローブ信号対応の判別信号を生成出力するよう構
成され、前記各情報処理システム間に各情報処理システムのＲＡ
Ｍセレクト信号をワイヤードオア接続する信号線を設け
たことを特徴とするメモリ制御方式。