JPS6184767A - システム間結合方式 - Google Patents
システム間結合方式Info
- Publication number
- JPS6184767A JPS6184767A JP20550884A JP20550884A JPS6184767A JP S6184767 A JPS6184767 A JP S6184767A JP 20550884 A JP20550884 A JP 20550884A JP 20550884 A JP20550884 A JP 20550884A JP S6184767 A JPS6184767 A JP S6184767A
- Authority
- JP
- Japan
- Prior art keywords
- dual port
- bus
- output
- port bus
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は互いに独立した２系統のコンピュータシステム
のシステム間結合方式に関する。
のシステム間結合方式に関する。
従来、マイクロコンピュータのシステム間の結合は、チ
ャネル、モデムを含む伝送路等の通信路を介して、シス
テム間通信を行うことによシ実現されてい友。したがっ
て、通信全円滑に行う友めの通信規約を予め定めておく
と共に、通信に必要なシステム資源全双方のシステムで
重複して確保する必要が６つ九。すなわち、通信規約に
のりとり几通信処理を行わせるための通信制御プログラ
ム全格納行するプロセッサ、上記プログラム全格納する
メモリ、転送データを格納するメモリなどを双方のシス
テムで別々に確保する必要があった。
ャネル、モデムを含む伝送路等の通信路を介して、シス
テム間通信を行うことによシ実現されてい友。したがっ
て、通信全円滑に行う友めの通信規約を予め定めておく
と共に、通信に必要なシステム資源全双方のシステムで
重複して確保する必要が６つ九。すなわち、通信規約に
のりとり几通信処理を行わせるための通信制御プログラ
ム全格納行するプロセッサ、上記プログラム全格納する
メモリ、転送データを格納するメモリなどを双方のシス
テムで別々に確保する必要があった。
上記の従来技術によれば、双方のシステムでハ−ドウエ
ア資源及びソフトウェア資源を重りして確保しなければ
ならないので、システム間の結合が高価になるばかりで
なく、各々のシステム内のＣＰＵは通信制御プログラム
の実行のために他の処理の実行が制約され、ＣＰＵの負
荷が大きいという問題点がある。
ア資源及びソフトウェア資源を重りして確保しなければ
ならないので、システム間の結合が高価になるばかりで
なく、各々のシステム内のＣＰＵは通信制御プログラム
の実行のために他の処理の実行が制約され、ＣＰＵの負
荷が大きいという問題点がある。
上記の問題全解決するために１本発明によう提供される
ものは、互いに独立し友２系統のコンピュータシステム
において、２系統のコンピュータシステムの各々は、各
コンピュータシステムＫｍ有のハードウェア資源が接続
され窺システムを有するデュアルポートバスｔＶし、シ
ステムを有するデュアルポートバスの開業２つの入出力
ポートを有するデュアルポートを有するデュアルポート
バスにて接続し、デュアルポートを有するデュアルポー
トバスＫ、２系統のコンピユー・タシステムに共通のハ
ードウェア資源を接続し、固有のハードウェア資源と共
通のハードウェア資源には、２系統のコンピュータシス
テムに共通のアドレス空間を使って、いずれのハードウ
ェア資源に対するアクセスかを区別できろようにアドレ
スが割当てられており、２系統のコンピュータシステム
から段を具備し、それにより、一方のコンピュータシス
テムかう他方のコンピュータシステムに直接アクセスす
るか、又は２系統のコンピュータシステムからそれぞれ
独立に共通のハードウェア資源をアクセスするようにし
たことを特徴とするシステム間結合方式である。
ものは、互いに独立し友２系統のコンピュータシステム
において、２系統のコンピュータシステムの各々は、各
コンピュータシステムＫｍ有のハードウェア資源が接続
され窺システムを有するデュアルポートバスｔＶし、シ
ステムを有するデュアルポートバスの開業２つの入出力
ポートを有するデュアルポートを有するデュアルポート
バスにて接続し、デュアルポートを有するデュアルポー
トバスＫ、２系統のコンピユー・タシステムに共通のハ
ードウェア資源を接続し、固有のハードウェア資源と共
通のハードウェア資源には、２系統のコンピュータシス
テムに共通のアドレス空間を使って、いずれのハードウ
ェア資源に対するアクセスかを区別できろようにアドレ
スが割当てられており、２系統のコンピュータシステム
から段を具備し、それにより、一方のコンピュータシス
テムかう他方のコンピュータシステムに直接アクセスす
るか、又は２系統のコンピュータシステムからそれぞれ
独立に共通のハードウェア資源をアクセスするようにし
たことを特徴とするシステム間結合方式である。
プーアルポートを有するデュアルポートバスによって双
方のコンピュータシステム金接続し、調停手段を設けた
ことによ）、一方のシステムから他方のシスチムニ、ア
ルいはその逆に直接アクセスすることができる。ま九、
デュアルポートを有するデュアルポートバスに共通ハー
ドウェア資源全接続したことにより、各々のシステムか
ら任意の時間に共通ハードウェア資源に対してアクセス
することができる。
方のコンピュータシステム金接続し、調停手段を設けた
ことによ）、一方のシステムから他方のシスチムニ、ア
ルいはその逆に直接アクセスすることができる。ま九、
デュアルポートを有するデュアルポートバスに共通ハー
ドウェア資源全接続したことにより、各々のシステムか
ら任意の時間に共通ハードウェア資源に対してアクセス
することができる。
以下、本発明の実施例全図面によって説明する。
第１図は本発明の一実施例によるシステム間結合方式を
説明するための概略ブロック図である。
説明するための概略ブロック図である。
第１図において、コンピュータシステム１はシステムを
有するデュアルポートバス１１に接続されており、コン
ピュータシステム２はシステムを有するデュアルポート
バス２１に接続されている。
有するデュアルポートバス１１に接続されており、コン
ピュータシステム２はシステムを有するデュアルポート
バス２１に接続されている。
コンピュータシステム１及び２はそれぞれ、ＣＰＵ１２
及び２２．メモリ１３及び２３．入出力制御装置１４及
び２４．タイプライタ等の出力装置１５及び２４等のハ
ードウェア資源を備えている。システムを有するデュア
ルポートバス１１と１２の間に、２つの入出力ポート１
６及び２６を有するデュアルポートを有するデュアルポ
ートバス３０が接続されている。デュアルポ−トを有す
るデュアルポートバス３０には、コンピュータシステム
１及び２に共通のハードウェア資源３１が接続されてい
る。共通ハードウェア資源（ＤＩＯＭ ） ３１はデュ
アルポート１７勺とメモＩＪ Ｍと、必要に応じて入出
力装置（図示せず〕とを備えている。３１は制御回路、
３３，３４．３５は調停回路である。
及び２２．メモリ１３及び２３．入出力制御装置１４及
び２４．タイプライタ等の出力装置１５及び２４等のハ
ードウェア資源を備えている。システムを有するデュア
ルポートバス１１と１２の間に、２つの入出力ポート１
６及び２６を有するデュアルポートを有するデュアルポ
ートバス３０が接続されている。デュアルポ−トを有す
るデュアルポートバス３０には、コンピュータシステム
１及び２に共通のハードウェア資源３１が接続されてい
る。共通ハードウェア資源（ＤＩＯＭ ） ３１はデュ
アルポート１７勺とメモＩＪ Ｍと、必要に応じて入出
力装置（図示せず〕とを備えている。３１は制御回路、
３３，３４．３５は調停回路である。
第２図は第１図のグロック図の詳細な回路図である。第
２図において、システムを有するデュアルポートバス１
１に接続されたコンピュータシステムｉＡ系、システム
を有するデュアルポートバス１２に接続されたコンピュ
ータシステムｔ−Ｂ系とする。ＩＮＴＡ 、 ＩＮＴＢ
、 ＤＢＡ 、 ＤＢＢ、・・・等の各種記号の末尾
が人の記号はＡ系に対する入出力信号全表わし、末尾が
Ｂの記号はＢ系に対する入出力信号を表わし、末尾がＤ
の記号は共通ハードウェア資源（以下ＤＩＯＭと称する
）３１に対する入出力信号ｔ″表わしている。図におけ
る主な記号中、末尾を除い友ものは下記の信号を示して
いる。
２図において、システムを有するデュアルポートバス１
１に接続されたコンピュータシステムｉＡ系、システム
を有するデュアルポートバス１２に接続されたコンピュ
ータシステムｔ−Ｂ系とする。ＩＮＴＡ 、 ＩＮＴＢ
、 ＤＢＡ 、 ＤＢＢ、・・・等の各種記号の末尾
が人の記号はＡ系に対する入出力信号全表わし、末尾が
Ｂの記号はＢ系に対する入出力信号を表わし、末尾がＤ
の記号は共通ハードウェア資源（以下ＤＩＯＭと称する
）３１に対する入出力信号ｔ″表わしている。図におけ
る主な記号中、末尾を除い友ものは下記の信号を示して
いる。
ＩＮＴ・・・割込み要求信号
ＩＮＴＡ・・・割込みアクノリツノ信号 ′ＤＢ・
・・データ ＣＡＷ・・・ライト／リード判別信号 ＣＡＣ・・・ライト／リードコマンド ＣＡ人・・・ライト／リードアドレス ＢＲ・・・を有するデュアルポートバス要求信号ＢＡ・
・・を有するデュアルポー トバスアクノリッジ信号Ａ・・・アドレス信号以下、第
２図の回路の動作を、Ａ系からのアクセスを想定して説
明する。なお、第２図の回路は完全に対称的であるので
、Ｂ系からのアクセスもＡ系からのアクセスと同様であ
る。
・・データ ＣＡＷ・・・ライト／リード判別信号 ＣＡＣ・・・ライト／リードコマンド ＣＡ人・・・ライト／リードアドレス ＢＲ・・・を有するデュアルポートバス要求信号ＢＡ・
・・を有するデュアルポー トバスアクノリッジ信号Ａ・・・アドレス信号以下、第
２図の回路の動作を、Ａ系からのアクセスを想定して説
明する。なお、第２図の回路は完全に対称的であるので
、Ｂ系からのアクセスもＡ系からのアクセスと同様であ
る。
システムバス１１からアドレス信号ＡＡが送出されると
、アドレスデコーダＩＯＡはこれをデコードし、アクセ
ス先がＤＩＯＭ ３１かＢ系かを判別する。アクセス先
がＤＩＯＭ ３１の時は信号ＤＡＡが、アクセス先がＢ
系の時は信号ＤＡＢがアドレスデコーダＤＥＣＡから出
力される。
、アドレスデコーダＩＯＡはこれをデコードし、アクセ
ス先がＤＩＯＭ ３１かＢ系かを判別する。アクセス先
がＤＩＯＭ ３１の時は信号ＤＡＡが、アクセス先がＢ
系の時は信号ＤＡＢがアドレスデコーダＤＥＣＡから出
力される。
ＡＮＤ回路ＡＩＡ又はＡ２Ａによシ、バスコマンドＣＡ
がアドレスデコーダＤＥＣＡの出力ＤＡＡ又はＤＡＢの
いずれかによってゲートされる。ただし、Ａ側バス調停
回路（ＡＲＢＡ ） ３３にて、Ｂ系のバス２１がらＡ
系のバス１１へのアクセスが許可され、Ｂ系のバス２１
からＡ系のバス１１へのアクセスがイネーブルであるこ
とを示す信号ＢＥＡが出方されているときは、ＡＮＤ回
路ＡＩＡ及びＡ２Ａの出力はいずれも禁止され、アドレ
スデコーダＤＥＣＡ Ｏｆｆｌ方ＤＡＡ又はＤＡＢは待
機状態となる。すなわち、このときは、Ｂ系のバス２１
からコマンド／アドレス信号ＣＡＡがＡ系のバス１１に
転送されているからである。
がアドレスデコーダＤＥＣＡの出力ＤＡＡ又はＤＡＢの
いずれかによってゲートされる。ただし、Ａ側バス調停
回路（ＡＲＢＡ ） ３３にて、Ｂ系のバス２１がらＡ
系のバス１１へのアクセスが許可され、Ｂ系のバス２１
からＡ系のバス１１へのアクセスがイネーブルであるこ
とを示す信号ＢＥＡが出方されているときは、ＡＮＤ回
路ＡＩＡ及びＡ２Ａの出力はいずれも禁止され、アドレ
スデコーダＤＥＣＡ Ｏｆｆｌ方ＤＡＡ又はＤＡＢは待
機状態となる。すなわち、このときは、Ｂ系のバス２１
からコマンド／アドレス信号ＣＡＡがＡ系のバス１１に
転送されているからである。
ＡＮＤ回路ＡＩＡ及びＡ２Ａの出力はＯＲ回路０ＲＩＡ
を介してデュアルポートを有するデュアルポートバス要
求信号ＤＲＡとしてデエアルポートを有するデュアルポ
ートバス調停回路（ＡＲＢＤ） ３５に入力され、Ｂ系
のバス２１からのデュアルポートバス要求信号ＤＲＢと
の間でいずれ全優先させるかの調停が行われる。Ａ系か
らの要求が受入れられれば、イネーブル信号ＤＥＡがＡ
ＲＢＤから出力され、］ｌｌ＞−らの要求が受入れられ
れば、イネーブル信号ＤＥＢが出力される。
を介してデュアルポートを有するデュアルポートバス要
求信号ＤＲＡとしてデエアルポートを有するデュアルポ
ートバス調停回路（ＡＲＢＤ） ３５に入力され、Ｂ系
のバス２１からのデュアルポートバス要求信号ＤＲＢと
の間でいずれ全優先させるかの調停が行われる。Ａ系か
らの要求が受入れられれば、イネーブル信号ＤＥＡがＡ
ＲＢＤから出力され、］ｌｌ＞−らの要求が受入れられ
れば、イネーブル信号ＤＥＢが出力される。
人ＲＢＤ ３５からイネーブル信号ＤＥＡが出力される
と、計り回路ＡＩＡの出力はに０回路Ａ３Ａによりてダ
ートされ、８０回路Ａ２Ａの出力は分の回路Ａ４Ａによ
ってゲートされる。駒回路Ａ４Ａの出力は、Ａ系からＢ
系へのアクセス要求信号ＲＡＢとしてＢ系バス調停回路
（ＡＲＢＢ） ３４に入力される。ＡＲＢＢ３４はアク
セス要求信号ＲＡＢ ｔ−受けろと、Ｂ系バス２１に対
してを有するデュアルポートバス要求信号ＢＲＢ ’ｉ
出力し、Ｂ系のシステムから許可信号ＢＡＢ ｔ−受は
取ると、Ｂ系を有するデュアルポートバス許可信号ＢＥ
Ｂを出力する。
と、計り回路ＡＩＡの出力はに０回路Ａ３Ａによりてダ
ートされ、８０回路Ａ２Ａの出力は分の回路Ａ４Ａによ
ってゲートされる。駒回路Ａ４Ａの出力は、Ａ系からＢ
系へのアクセス要求信号ＲＡＢとしてＢ系バス調停回路
（ＡＲＢＢ） ３４に入力される。ＡＲＢＢ３４はアク
セス要求信号ＲＡＢ ｔ−受けろと、Ｂ系バス２１に対
してを有するデュアルポートバス要求信号ＢＲＢ ’ｉ
出力し、Ｂ系のシステムから許可信号ＢＡＢ ｔ−受は
取ると、Ｂ系を有するデュアルポートバス許可信号ＢＥ
Ｂを出力する。
デュアルポートバス３０は、Ａ系の入出カポ−・ト１６
とＢ系の入出力ポート２６０間に設けられた双方向バス
でちる。Ａ系側の入力出ポート１６はＡ系のデータＤＢ
Ａに対するドライバＤＤＡ及びレシーバＤＲＡト、Ａ系
のコマンド／アドレス信号ＣＡＡに対するドライバＣＤ
Ａ及びレシーバＣＲＡ −ｃ 構成される。Ｂ系側の入
力出ｙｊｆ −ト２６の構成も上記と同様である。
とＢ系の入出力ポート２６０間に設けられた双方向バス
でちる。Ａ系側の入力出ポート１６はＡ系のデータＤＢ
Ａに対するドライバＤＤＡ及びレシーバＤＲＡト、Ａ系
のコマンド／アドレス信号ＣＡＡに対するドライバＣＤ
Ａ及びレシーバＣＲＡ −ｃ 構成される。Ｂ系側の入
力出ｙｊｆ −ト２６の構成も上記と同様である。
Ａ系から０１０Ｍ３１に対してアクセス要求がされてい
る時は、ＡＮＤ回路回路Ａ３量力が得られ、Ａ系からＢ
系に対してアクセス要求がされている時はハＤ回路Ａ５
Ａ Ｋ出力が得られるが、いずれの場合もＯＲ回路０Ａ
２Ａが出力され、それにより入出力ポート１６内のコマ
ンド／アドレス信号レシーバＣＲＡが活性化されて、Ａ
系からのコマンド／アドレス信号ＣＡＡカテュアルホー
トバス３０内のコマンド／アドレス線ＣＡＤに転送され
ろ。さらに、Ａ系からＢ系に対してアクセス要求がされ
ている時に限シ、ＡＮＤ回路Ａ５Ａの出力によシＢ系の
入出カポ−１−２６内のコマンド９／アドレヌ信号ドラ
イバＣＤＢが活性化され、それによシＡ系からのコマン
ド／アドレス信号ＣＡＡはデュアルポートバス３０内の
コマンド／アドレス線ＣＡＤｔ−経由してＢ系のコマン
ド／アドレス信号ＣＡＢとして出力される。
る時は、ＡＮＤ回路回路Ａ３量力が得られ、Ａ系からＢ
系に対してアクセス要求がされている時はハＤ回路Ａ５
Ａ Ｋ出力が得られるが、いずれの場合もＯＲ回路０Ａ
２Ａが出力され、それにより入出力ポート１６内のコマ
ンド／アドレス信号レシーバＣＲＡが活性化されて、Ａ
系からのコマンド／アドレス信号ＣＡＡカテュアルホー
トバス３０内のコマンド／アドレス線ＣＡＤに転送され
ろ。さらに、Ａ系からＢ系に対してアクセス要求がされ
ている時に限シ、ＡＮＤ回路Ａ５Ａの出力によシＢ系の
入出カポ−１−２６内のコマンド９／アドレヌ信号ドラ
イバＣＤＢが活性化され、それによシＡ系からのコマン
ド／アドレス信号ＣＡＡはデュアルポートバス３０内の
コマンド／アドレス線ＣＡＤｔ−経由してＢ系のコマン
ド／アドレス信号ＣＡＢとして出力される。
Ａ系から０１０Ｍ３１又はＢ系へのアクセス時は、ＯＲ
回路０Ｒ２Ａの出力に得られる、Ａ系から０１０Ｍ３１
に対するアクセスか又はＡ系からＢ系に対するアクセス
かを示す信号が、瓜回路Ａ６Ａ及び反転入力端子ｔ−有
するＡＮＤ回路Ａ７Ａによって、Ａ系からのライト／リ
ード信号ＷＡに応じてｒ−）される。すなわち、ライト
時はＷＡは′１”であυ、ＡＮＤ回路Ａ６Ａに出力が得
られ、リード時はＷＡは０ｍであシ、ＡＮＤ回路Ａ７Ａ
に出力が得られる。ＡＮＤ回路Ａ６Ａ及びＡ７Ａの出力
はそれぞれ、ＯＲ回路０Ｒ３Ａ及び０Ｒ４Ａ ’ｉ介し
て、ライト時は入出力ポート１６内のデータレシーバＤ
ＲＡＹ−、リード時はデータドライバＤＤＡ ’ｉ活性
化し、それにより、Ａ系のデータバス線ＤＢＡとデュア
ルポートを有するデュアルポートバス３０内のデータバ
ス線ＤＢＤとの間で、Ａ系のり−ド／ライトに応じた方
向でデータ転送が行われる。
回路０Ｒ２Ａの出力に得られる、Ａ系から０１０Ｍ３１
に対するアクセスか又はＡ系からＢ系に対するアクセス
かを示す信号が、瓜回路Ａ６Ａ及び反転入力端子ｔ−有
するＡＮＤ回路Ａ７Ａによって、Ａ系からのライト／リ
ード信号ＷＡに応じてｒ−）される。すなわち、ライト
時はＷＡは′１”であυ、ＡＮＤ回路Ａ６Ａに出力が得
られ、リード時はＷＡは０ｍであシ、ＡＮＤ回路Ａ７Ａ
に出力が得られる。ＡＮＤ回路Ａ６Ａ及びＡ７Ａの出力
はそれぞれ、ＯＲ回路０Ｒ３Ａ及び０Ｒ４Ａ ’ｉ介し
て、ライト時は入出力ポート１６内のデータレシーバＤ
ＲＡＹ−、リード時はデータドライバＤＤＡ ’ｉ活性
化し、それにより、Ａ系のデータバス線ＤＢＡとデュア
ルポートを有するデュアルポートバス３０内のデータバ
ス線ＤＢＤとの間で、Ａ系のり−ド／ライトに応じた方
向でデータ転送が行われる。
ＯＲ回路０Ｒ３Ａ及び０Ｒ４Ａは、Ｂ系からＡ系へのア
クセス時にも必女でラシ、Ｂ系からのライト時は０Ｒ４
Ａ ｋ介して入出力ポート１６内のデータドライバＤＤ
Ａが活性化され、リード時は０Ｒ３Ａ ｔ−介して入出
力ポート１６内のデータレシーバＤＲＡが活性化されて
、入出力ポート１６及び１７を介してデータ転送が行わ
れる。
クセス時にも必女でラシ、Ｂ系からのライト時は０Ｒ４
Ａ ｋ介して入出力ポート１６内のデータドライバＤＤ
Ａが活性化され、リード時は０Ｒ３Ａ ｔ−介して入出
力ポート１６内のデータレシーバＤＲＡが活性化されて
、入出力ポート１６及び１７を介してデータ転送が行わ
れる。
Ａ系あるいはＢ系からＤＩＯＭ３１の入出力装置Ｉ１０
やメモリＭにアクセスを行うときは、デュアルホードを
有するデュアルポートバス３０内のコマンド／アドレス
線ＣＡＤ及びデータバスＩｉ！ＤＢＤが共に活性化され
るとともに、ＯＲ回路ＯＲＤからイネーブル信号ＩＥＤ
が出力され、共通ハードウェア資源３１も活性化する。
やメモリＭにアクセスを行うときは、デュアルホードを
有するデュアルポートバス３０内のコマンド／アドレス
線ＣＡＤ及びデータバスＩｉ！ＤＢＤが共に活性化され
るとともに、ＯＲ回路ＯＲＤからイネーブル信号ＩＥＤ
が出力され、共通ハードウェア資源３１も活性化する。
これにより、ＤＩＯＭ３１はコマンド／アドレスｉ Ｃ
ＡＤ上の信号で規定される動作を行ってデータバス線Ｄ
ＢＤとの間でデータ転送を行う。
ＡＤ上の信号で規定される動作を行ってデータバス線Ｄ
ＢＤとの間でデータ転送を行う。
ＤＩＯＭ３１はメモリＭデュアルポートエ１０（第１図
）等によや構成されているが、それらの構成要素はコマ
ンド／アドレス線ＣＡＤ上のアドレス信号によって指定
されるようにアドレスが割当てられている。図示した例
では、ＤＩＯＭ３１内のデュアルポートＩ１０の出力と
して、Ａ系からＢ系への割込みコマンドＣＭＡ又はＢ系
からＡ系への割込みコマンドＣＭＢが出力され、それぞ
れ、Ａ系を有するデュアルポートバス１１又はＢ系を有
するデュアルポートバス２１への割込み発生回路ＩＲ人
又はＩＲＢへ人力される。割込み発生回路ＩＲＡ及びＩ
ＲＢは、Ａ系を有するデュアルポートバス１１及びＢ系
を有するデュアルポートバス２１に割込み要求信号ＩＮ
ＴＡ及びＩＮＴＢｔ−出力し、ＣＰＵが割込要求を受は
付ける時に割込みアクノリ、ジ信号Ｉ ＮＴＡＡ及びＩ
ＮＴＡＢがＣＰＵから返送されて来る。図示し九例で
は、割込みコマンドＣＭＢ ６割込み要因ＤＳＡとして
ＤＩＯＭ３１内のデュアルポー） Ｉｌｏによシリード
できる。同様に１割込みコマンドＣＭＡも割込み要因Ｄ
ＳＢとしてデュアルポートＩ１０によシリードできる。
）等によや構成されているが、それらの構成要素はコマ
ンド／アドレス線ＣＡＤ上のアドレス信号によって指定
されるようにアドレスが割当てられている。図示した例
では、ＤＩＯＭ３１内のデュアルポートＩ１０の出力と
して、Ａ系からＢ系への割込みコマンドＣＭＡ又はＢ系
からＡ系への割込みコマンドＣＭＢが出力され、それぞ
れ、Ａ系を有するデュアルポートバス１１又はＢ系を有
するデュアルポートバス２１への割込み発生回路ＩＲ人
又はＩＲＢへ人力される。割込み発生回路ＩＲＡ及びＩ
ＲＢは、Ａ系を有するデュアルポートバス１１及びＢ系
を有するデュアルポートバス２１に割込み要求信号ＩＮ
ＴＡ及びＩＮＴＢｔ−出力し、ＣＰＵが割込要求を受は
付ける時に割込みアクノリ、ジ信号Ｉ ＮＴＡＡ及びＩ
ＮＴＡＢがＣＰＵから返送されて来る。図示し九例で
は、割込みコマンドＣＭＢ ６割込み要因ＤＳＡとして
ＤＩＯＭ３１内のデュアルポー） Ｉｌｏによシリード
できる。同様に１割込みコマンドＣＭＡも割込み要因Ｄ
ＳＢとしてデュアルポートＩ１０によシリードできる。
これにより、システム間が割込みによシ同期を取ること
も可能となる。
も可能となる。
Ａ系のを有するデュアルポートバス１１とＢ系のを有す
るデュアルポートバス１２から同時に他系を有するデュ
アルポートバスへのアクセス要求がなされ次とき調停回
路ＡＲＢＡ 、 ＡＲＢＢ 、 ＡＲＢＤが働らく。す
なわち、ＡＲＢＤ３５にて仮にＡ系からのアクセスが優
先されたとき、ＡＲＢＢ ３４にアクセス要求信号ＲＡ
Ｂが入力され、Ｂ系に対して許可信号ＢＲＢ ’ｉ要求
する。しかし、Ｂ系はこの時、Ａ系をアクセスするコマ
ンドｋＲ（Ｋしているので、Ｂ系バスは専有されておシ
、従って許可信号ＢＲＢは返送されない。又、Ｂ系もＡ
ＲＢＤ ’３４にてデュアルポートを有するデュアルポ
ートバス要求信号ＤＲＢが待機させられているので、Ｂ
系バス２１に返却しない。
るデュアルポートバス１２から同時に他系を有するデュ
アルポートバスへのアクセス要求がなされ次とき調停回
路ＡＲＢＡ 、 ＡＲＢＢ 、 ＡＲＢＤが働らく。す
なわち、ＡＲＢＤ３５にて仮にＡ系からのアクセスが優
先されたとき、ＡＲＢＢ ３４にアクセス要求信号ＲＡ
Ｂが入力され、Ｂ系に対して許可信号ＢＲＢ ’ｉ要求
する。しかし、Ｂ系はこの時、Ａ系をアクセスするコマ
ンドｋＲ（Ｋしているので、Ｂ系バスは専有されておシ
、従って許可信号ＢＲＢは返送されない。又、Ｂ系もＡ
ＲＢＤ ’３４にてデュアルポートを有するデュアルポ
ートバス要求信号ＤＲＢが待機させられているので、Ｂ
系バス２１に返却しない。
ＡＲＢＤ ３４がＢ系からのアクセス金優先させた場合
も同様にＡ系バス１１はＡ系によシ専有されている。従
って、このような場合には、双方のシステムでを有する
デュアルポートバスの閉塞が生じる。
も同様にＡ系バス１１はＡ系によシ専有されている。従
って、このような場合には、双方のシステムでを有する
デュアルポートバスの閉塞が生じる。
上記の如きを有するデュアルポートバスの閉寒を避ける
友めには、Ａ系のＢ系のシステムの間で、他系に対する
アクセスについて事前調整が必要となる。
友めには、Ａ系のＢ系のシステムの間で、他系に対する
アクセスについて事前調整が必要となる。
本発明の実施例によｐ設けられ次ＤＩＯＭ３１に用いれ
ば、上記事前調整は容易に行われる。例えばＤＩＯＭ３
１のデュアルポー）Ｉ１０ｉ利用し、自系から他系への
アクセス全ロックするなどの方法を取ればよい。双方か
らの同時ロックコマンドに対してはＡＲＢＤ ３５が有
効となる。
ば、上記事前調整は容易に行われる。例えばＤＩＯＭ３
１のデュアルポー）Ｉ１０ｉ利用し、自系から他系への
アクセス全ロックするなどの方法を取ればよい。双方か
らの同時ロックコマンドに対してはＡＲＢＤ ３５が有
効となる。
システムを有するデュアルポートバスコマンドのインタ
フェースとしては、アドレス信号と、リード／ライト信
号と、コマンドの三種の信号に替えて、ＩＥＥＥ７９６
準拠の、アドレス信号と、Ｉ１０リード、Ｉ１０ライト
、メモリリード、メモリライトの三種の信号を用いても
よい。
フェースとしては、アドレス信号と、リード／ライト信
号と、コマンドの三種の信号に替えて、ＩＥＥＥ７９６
準拠の、アドレス信号と、Ｉ１０リード、Ｉ１０ライト
、メモリリード、メモリライトの三種の信号を用いても
よい。
コマンドに対してアクノリ、ジを返送する非同期式のを
有するデュアルポートバスインタフェースの場合は、第
３図に示すように、システムを有するデュアルポートバ
ス１１とデュアルポートを有するデュアルポートバス３
０の間に設けられたコマンド／アドレスドライバＣＤ人
及ヒコマンド／アドレスレシーバＣＲＡと全く逆方向の
ドライバＣＤＡＡ及びレシーバＣＲＡＡによシ、アクノ
リ、ノＡＣＫ ’ｉ返送すればよい。この場合、Ｂ系の
を有するデュアルポートバス２１とデュアルポートを有
するデュアルポートバス３０の間にも、ＤＲＢ及びＤＤ
Ｂと全く逆方向のドライバ及びレシーバが設けられる。
有するデュアルポートバスインタフェースの場合は、第
３図に示すように、システムを有するデュアルポートバ
ス１１とデュアルポートを有するデュアルポートバス３
０の間に設けられたコマンド／アドレスドライバＣＤ人
及ヒコマンド／アドレスレシーバＣＲＡと全く逆方向の
ドライバＣＤＡＡ及びレシーバＣＲＡＡによシ、アクノ
リ、ノＡＣＫ ’ｉ返送すればよい。この場合、Ｂ系の
を有するデュアルポートバス２１とデュアルポートを有
するデュアルポートバス３０の間にも、ＤＲＢ及びＤＤ
Ｂと全く逆方向のドライバ及びレシーバが設けられる。
以上の説明では２つの独立したシステム間の結合につい
て述べたが、３システム以上のシステムを有するデュア
ルポートバス間にも本発明は適用可能である。第４図は
ｎ個のシステムのを有するデュアルポートバス間結合を
示す図である。同図において、システムを有するデュア
ルポートバス＋１．す２．す３．・・・。
て述べたが、３システム以上のシステムを有するデュア
ルポートバス間にも本発明は適用可能である。第４図は
ｎ個のシステムのを有するデュアルポートバス間結合を
示す図である。同図において、システムを有するデュア
ルポートバス＋１．す２．す３．・・・。
÷ｎの隣接するシステムを有するデュアルポートバス間
に、第２図について説明したを有するデュアルポートバ
ス結合機能ＢＣが接続されておシ、システムを有するデ
ュアルポートバス＋１とシステムを有するデュアルポー
トバス＋ｎ（７）間に４Ｂｓが接続されている。
に、第２図について説明したを有するデュアルポートバ
ス結合機能ＢＣが接続されておシ、システムを有するデ
ュアルポートバス＋１とシステムを有するデュアルポー
トバス＋ｎ（７）間に４Ｂｓが接続されている。
以上の説明から明らかなよりに、本発明によれば、デュ
アルポートを有するデュアルポートバスによりて双方の
コンピ−タシステムを接続し、デュアルポートを有する
デュアルポートバスに共通ハードウェア資源全接続した
ことにより、各々のシステムで別々にシステム間結合の
ためのシステム資源を持つ必要がなぐな９、且つ、ＣＰ
Ｕの負荷が従来に比べて軽減するのでシステム運営の効
率が向上する０
アルポートを有するデュアルポートバスによりて双方の
コンピ−タシステムを接続し、デュアルポートを有する
デュアルポートバスに共通ハードウェア資源全接続した
ことにより、各々のシステムで別々にシステム間結合の
ためのシステム資源を持つ必要がなぐな９、且つ、ＣＰ
Ｕの負荷が従来に比べて軽減するのでシステム運営の効
率が向上する０
第１図は本発明の一笑施例によるシステム間結合方式全
説明する友めの概略ブロック図、第２図は第１図のブロ
ック図の詳細な回路図、第３図は本発明の他の実施例に
おける非同期式を有するデュアルポートバスインタフェ
ースを説明する友めの図、ａｇ４図は本発明のさらに他
の実施例におけるｎ個のシステムを有するデュアルポー
トバス間結合を示す図である。 １．２・・・コンピュータシステム、１１．１２・・・
システムを有するデュアルポートバス、１６．２６・・
・入出７］＆−ト、３０・・・デュアルポートバス、３
１・・・共通ノヘードウェア資源、３２，３３，３４・
・・調停回路。
説明する友めの概略ブロック図、第２図は第１図のブロ
ック図の詳細な回路図、第３図は本発明の他の実施例に
おける非同期式を有するデュアルポートバスインタフェ
ースを説明する友めの図、ａｇ４図は本発明のさらに他
の実施例におけるｎ個のシステムを有するデュアルポー
トバス間結合を示す図である。 １．２・・・コンピュータシステム、１１．１２・・・
システムを有するデュアルポートバス、１６．２６・・
・入出７］＆−ト、３０・・・デュアルポートバス、３
１・・・共通ノヘードウェア資源、３２，３３，３４・
・・調停回路。
Claims (1)
- 【特許請求の範囲】 １、互いに独立した２系統のコンピュータシステムにお
いて、 該２系統のコンピュータシステムの各々は、該各コンピ
ュータシステムに固有のハードウェア資源が接続された
システムバスを有し、 該システムバスの間を２つの入出力ポートを有するデュ
アルポートバスにて接続し、 該デュアルポートバスに、該２系統のコンピュータシス
テムに共通のハードウェア資源を接続し、該固有のハー
ドウェア資源と該共通のハードウェア資源には、該２系
統のコンピュータシステムに共通のアドレス空間を使っ
て、いずれのハードウェア資源に対するアクセスかを区
別できるようにアドレスが割当てられており、 該２系統のコンピュータシステムからのアクセスが競合
した場合に、いずれのコンピュータシステムからのアク
セスを優先させるかを決定する調停手段を具備したこと
を特徴とするシステム間結合方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20550884A JPS6184767A (ja) | 1984-10-02 | 1984-10-02 | システム間結合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20550884A JPS6184767A (ja) | 1984-10-02 | 1984-10-02 | システム間結合方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184767A true JPS6184767A (ja) | 1986-04-30 |
Family
ID=16508023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20550884A Pending JPS6184767A (ja) | 1984-10-02 | 1984-10-02 | システム間結合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184767A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266452A (ja) * | 1989-04-06 | 1990-10-31 | Nec Corp | 他系ｃｐｕバスアクセス装置 |
| US5455927A (en) * | 1991-08-22 | 1995-10-03 | Acer Incorporated | Dual socket upgradeable computer motherboard with automatic detection and enablement of inserted upgrade CPU chip |
| US5546563A (en) * | 1991-04-22 | 1996-08-13 | Acer Incorporated | Single chip replacement upgradeable computer motherboard with enablement of inserted upgrade CPU chip |
| US5551012A (en) * | 1991-04-22 | 1996-08-27 | Acer Incorporated | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip |
| US5761479A (en) * | 1991-04-22 | 1998-06-02 | Acer Incorporated | Upgradeable/downgradeable central processing unit chip computer systems |
-
1984
- 1984-10-02 JP JP20550884A patent/JPS6184767A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266452A (ja) * | 1989-04-06 | 1990-10-31 | Nec Corp | 他系ｃｐｕバスアクセス装置 |
| US5546563A (en) * | 1991-04-22 | 1996-08-13 | Acer Incorporated | Single chip replacement upgradeable computer motherboard with enablement of inserted upgrade CPU chip |
| US5551012A (en) * | 1991-04-22 | 1996-08-27 | Acer Incorporated | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip |
| US5761479A (en) * | 1991-04-22 | 1998-06-02 | Acer Incorporated | Upgradeable/downgradeable central processing unit chip computer systems |
| US5455927A (en) * | 1991-08-22 | 1995-10-03 | Acer Incorporated | Dual socket upgradeable computer motherboard with automatic detection and enablement of inserted upgrade CPU chip |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3579198B2 (ja) | データ処理システム及びデータ処理方法 | |
| JPS6126103B2 (ja) | ||
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| US5566345A (en) | SCSI bus capacity expansion controller using gating circuits to arbitrate DMA requests from a plurality of disk drives | |
| EP0522582A2 (en) | Memory sharing for communication between processors | |
| JPS6184767A (ja) | システム間結合方式 | |
| JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
| JPH02130662A (ja) | 情報処理システム | |
| JPS593775B2 (ja) | バス要求処理装置 | |
| JP3019323B2 (ja) | イメージメモリのダイレクトアクセス方法 | |
| JPH0223060B2 (ja) | ||
| JP2671743B2 (ja) | マイクロコンピュータ | |
| JPS63127360A (ja) | マルチプロセツサシステムにおけるバス調停方法 | |
| JPS6124742B2 (ja) | ||
| JPH03260857A (ja) | 自動通信機能付メモリシステム | |
| JPH02100746A (ja) | マルチプロセッサ・バス | |
| JPH0427584B2 (ja) | ||
| JPH04659A (ja) | コンピュータ・ボード | |
| JPH01145752A (ja) | バス制御方式 | |
| JPS6337419B2 (ja) | ||
| JPH06175970A (ja) | データ通信制御回路 | |
| JPS6332649A (ja) | マルチプロセツサシステム | |
| JPH05324533A (ja) | デュアルポートメモリ装置 | |
| JPH02146667A (ja) | 中央処理装置間ダイレクトメモリアクセス方式 | |
| JPH053018B2 (ja) |