JPH0223060B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は共有入出力バス制御装置に係り、特に
複数台の計算機によつて共有されるループ状の入
出力バスを制御するに好適な共有入出力バス制御
方法に関する。

計算機システムにおいて、入出力装置を計算機
に接続する形態はいろいろ考えられてきた。一般
に計算機と入出力装置の間には、何本もの信号線
が張られるが、これらの信号線の集まりをバスと
呼ぶ。

現在、入出力装置としては非常に多くの種類が
製品化されており、各々装置毎に制御方法も異な
つている。しかし、入出力装置毎に別々のバスを
用いていたのでは経済的でない。そこで、バスに
関する約束を決め、各入出力装置はこの約束に従
つて計算機との信号のやり取りを果すことにな
る。これにより信号線が統一され、全入出力装置
が同じバスに接続できることになる。

さらに経済性を高めるための構成としてループ
バスが考えられた。これは、従来各入出力装置に
放射状に張られたバスをループ状にすることによ
り、バスの全長を短かく押えようとするものであ
る。このループバスの場合、同一の信号が全入出
力装置を通過する特徴を持つている。この特徴を
有効に利用して全デバイスに同一情報を転送す
る、いわゆる同報転送が可能となる。

しかし、ループバスを複数の計算機で共有した
場合、他の計算機で使用している入出力装置に対
しても情報を転送することになるため、マルチ計
算機システムでは、同報転送のために特別な対策
を必要とする。

以下、図面を用いて従来技術について説明す
る。第１図は、１つのループバスに３台の計算機
（以下CPUと記す）と３台の入出力装置（以下
Ｉ／Ｏと記す）が接続されたシステム構成図を示
す。CPU１，２，３及びＩ／Ｏ４，５，６は、
ステーシヨン８１〜８６を介してループバス７に
接続されている。このステーシヨン８１〜８６
は、ループバス７へ情報を送出したり、受信した
情報を当該ステーシヨンに接続されたCPUある
いは、Ｉ／Ｏに対して送出する機能を持つ。

各ステーシヨン８１〜８６は、ループバス７の
中での識別情報、即ちステーシヨンアドレスを持
つている。ループバス７を介しての情報交換は、
一般には、フレーム９と呼ばれる一連の情報とし
て送られる。このフレーム９には、送信ステーシ
ヨンアドレス、受信ステーシヨンアドレス、及
び、動作指示といつた情報等の、いわゆるヘツダ
がデータに付加された形で構成されており、これ
らのヘツダ内の前記情報をそれぞれソースアドレ
ス１１、デステイネーシヨンアドレス１０、コマ
ンド１２と呼ぶことにする。

このようなシステムにおける同報転送のための
従来技術には、２つの方式があつた。一つは、特
権コマンド方式であり、もう一つは２重アドレス
方式である。前者は、コマンド内に特権ビツトを
持ち、該ビツトが１の時は同報転送コマンドと解
釈してデステイネーシヨンアドレスのいかんにか
かわらず、同報転送のデータを受信する動作を、
各ステーシヨンが行う。一方、後者は、各ステー
シヨンに、そのステーシヨン特有のデステイネー
シヨンアドレスと、同報転送のための全ステーシ
ヨンで共通の共通ステーシヨンアドレスを付与す
る。各ステーシヨンでは、フレーム内のデステイ
ネーシヨンアドレスを参照して、前記どちらかの
ステーシヨンアドレスに一致した場合、その受信
フレーム内のコマンドに対応した動作を行うもの
である。

この２つの方式のうち、後者の２重アドレス方
式について、第２図の構成例により、より詳細に
述べる。ただし、この図のステーシヨン８は第１
図のステーシヨン８４〜８６のうちいずれか１つ
を示すものである。第２図において、ステーシヨ
ン８は、ループバス７上の信号を増巾するための
増巾器１５Ａ、受信バツフア３１、送信バツフア
３０、自ステーシヨンの特有のアドレスおよび前
述の共通ステーシヨンアドレスを格納するステー
シヨンアドレスレジスタ１６Ａ，１６Ｂ、比較器
１７Ａ，１７Ｂ、オア回路１８、送信用の増巾器
１５Ｂ、及び自ステーシヨンに対するフレームの
受信制御を行なう受信制御回路１９からなる。

このような構成において、ループバス７から増
巾器１５Ａで増巾され、受信バツフア３１に取り
込まれた受信フレーム９のデステイネーシヨンア
ドレス１０は、比較器１７Ａ，１７Ｂに入力され
る。これらの比較器では、それぞれレジスタ１６
Ａ，１６Ｂに格納された自ステーシヨンアドレス
及び共通ステーシヨンアドレスとの比較が行わ
れ、いずれかの結果に一致があればオア回路１８
から出力“１”が出されて受信制御回路１９が動
作する。すなわち、受信バツフア３１からのフレ
ーム９の取込みと処理、Ｉ／Ｏとの転送，送信バ
ツフア３０へのフレーム９の送出等である。

前述した特権コマンド方式の場合も同様であつ
て、どちらを用いても同報転送を実現できるが、
マルチ計算機システムでループバスを共有した場
合の問題点を以下に述べる。

第１図において、CPU１はＩ／Ｏ４を、CPU
２はＩ／Ｏ５を、CPU３はＩ／Ｏ６を、各々使
用しているとする。この状態でCPU１から前記
同報運送が要求された場合、このためにCPU１
から送出されるフレーム内のデステイネーシヨン
アドレス１０は共通ステーシヨンアドレスとなつ
ているから、Ｉ／Ｏ４だけでなくＩ／Ｏ５，６で
も受信されてしまい、Ｉ／Ｏ動作に混乱をまね
く。この現象を防止するため、従来は各CPU間
で別の連絡手段、例えば第１図のように共有メモ
リ２０を設け、Ｉ／Ｏの使用状況を管理するとい
つたソフトウエアによる解決を余儀なくされてい
た。

一般に、複数のCPUが１つのループバスを共
有する場合、該ループバスに接続された１台の
Ｉ／Ｏに対して、同時に２台以上のCPUから入
出力要求が出されるといつた競合の問題点が発生
する。この競合を解決するために、入出力要求を
出す前にそのＩ／Ｏが使用中かどうかをチエツク
する、いわゆる占有の手続を行うのが一般的であ
る。そして、使用終了した時点で占有を解除する
解放の手続を行うわけである。従来、この占有・
解放の手続は前記共有メモリ２０内にＩ／Ｏの管
理テーブルを設け、該テーブル内に各Ｉ／Ｏが占
有中であるかどうかを表示するフラグを設けるこ
とにより行われていた。つまり、Ｉ／Ｏを使用す
るCPUは、使用前に前記フラグをオンとし、使
用後オフとすることにより、当該フラグがオンの
間は他のCPUから転送が行われない様にしたわ
けである。

この共有メモリの方法によれば、同報転送時に
もＩ／Ｏの混乱はさけられるが、このためには共
有メモリを必要とし、かつ共有メモリを介して各
CPU間でＩ／Ｏの管理を行うためのプログラム
が繁雑になるといつた欠点があつた。また、これ
をさけて共有メモリ管理を行わなければ、同報転
送を使用しないか、あるいはループバスに接続さ
れた全Ｉ／Ｏを１台のCPUが占有した場合にの
み同報転送が有効という大きな制限を付さねばな
らなかつた。このことは、１個のCPUが、全部
ではなくその一部（１台又は２台以上）のＩ／Ｏ
を選択的に占有するといつた、通常のCPUの占
有状態に対して同報転送ができないとの欠点でも
ある。

本発明の目的は、上記した従来技術の欠点をな
くし、同報転送使用の制限、共有メモリの使用、
プログラムの繁雑さをなくし、つねに同報転送を
混乱なく行える共有入出力バス制御方法を提供す
るにある。

本発明は、前記した共有メモリ内のＩ／Ｏ管理
テーブルの占有フラグを、各ステーシヨンに分散
配置し、ステーシヨンで占有・解放の手続を行う
様にしたことを特徴としている。すなわち、ルー
プバス上を転送されるフレーム内に発信元を示す
ソースアドレスが格納されていることに着目し、
各ステーシヨンでは受信したフレームのソースア
ドレスにより発信元が判ることから、ステーシヨ
ン内の占有フラグとして自ステーシヨンを占有し
たCPUのステーシヨンアドレスを占有フラグと
して記憶し、該占有フラグと受信したフレーム内
ソースアドレスの一致チエツクを行い、一致した
場合にのみ受信処理を行なう様にする。従つて、
CPU側では、他の計算機に占有されているＩ／
Ｏか否かをチエツクする必要がなく、同報転送を
要求したCPUに占有されているＩ／Ｏにのみ情
報が転送される。

以下、本発明を実施例により詳細に説明する。
第３図は、本発明を実施するためのステーシヨン
の一実施例であり、まずこのステーシヨン８の全
体を説明する。

一般に、信号線を伝送される信号は発信元から
発信先へ伝幡する間に減衰する。そのため、信号
を送信・受信する出入口には信号を増巾するため
の増巾器１５Ａ，１５Ｂが設置されている。ルー
プバス７から増巾器１５Ａを経由した入力された
信号、すなわち前記したフレーム９は、一時ステ
ーシヨン８内の受信バツフア３１に格納される
が、このステーシヨン８へのフレームでないこと
が検出された時点で送信バツフア３０、増巾器１
５Ｂを介してループバス７へ送出され、次のステ
ーシヨンへ送られる。この様にして、ループバス
７上を伝送され１周して発信ステーシヨンに到着
すると、ループバス７への送出が停止される。

各ステーシヨンでの自ステーシヨンに対するフ
レームかどうかのチエツクは、通常フレーム９内
の受信ステーシヨンアドレス、すなわちデステイ
ネーシヨンアドレス１０を用いて行われる。つま
り、各ステーシヨンには、それぞれ固有のアドレ
スアドレスが決められており、これは自ステーシ
ヨンアドレスとしてステーシヨンアドレスレジス
タ１６Ａに記憶されている。このレジスタ１６Ａ
の内容と受信フレーム９内のデステイネーシヨン
アドレス１０とが比較器１７Ａで比較されて自ス
テーシヨンあてのフレームか否かが判定される。

一方、従来の同報転送と同様に、上記した自ス
テーシヨンアドレス以外に１つのループバスの全
ステーシヨンに共通した１個の共通ステーシヨン
アドレスを定め、これを各ステーシヨンのステー
シヨンアドレスレジスタ１６Ｂに記憶しておく。
そして、受信フレーム９内のデステイネーシヨン
アドレスとこの共通ステーシヨンアドレスとの比
較を比較器１７Ｂで行い、その結果が一致した場
合にも、この時の受信フレームは自ステーシヨン
に対するものと判断する。つまり、自ステーシヨ
ンアドレスと共通ステーシヨンアドレスのどちら
かとデステイネーシヨンアドレス１０とが一致す
れば、自ステーシヨンに対するフレームであると
判断するもので、この判断結果オア回路１８Ａの
出力として得られる。

このようにして受信フレーム９が自ステーシヨ
ンに対するフレームであることが検出されると、
後述するアンド回路２１がオンの時には、第３図
の受信制御回路１９が起動され、受信バツフア３
１内のフレーム９を受信制御回路１９内のバツフ
アに取り込む。この時点でフレーム９をループバ
ス７に送出する。さらに、受信制御回路１９はス
テーシヨン８に接続されたＩ／Ｏ（第３図には図
示せず）にフレーム９内のデータ１３を送出し動
作を終了する。

以上は通常のステーシヨン動作部であるが、本
発明を実現するために、さらに第３図のように、
ステーシヨンアドレスレジスタ１６Ｃ、比較器１
７Ｃ、オア回路１８Ｂ、アンド回路２１、スイツ
チング回路２２が設けられている。

このうち、ステーシヨンアドレスレジスタ１６
Ｃは読み、書きが可能で、占有手続時に占有要求
を発行したCPUのステーシヨンアドレスが書き
込まれ、解放手続時に“０”が書き込まれる。比
較器１７Ｃは、ステーシヨンアドレスレジスタ１
６Ｃの内容と受信フレーム９内のソースアドレス
との一致をしらべる。スイツチング回路２２は、
ステーシヨンアドレスレジスタ１６Ｃの内容が
“０”の時は“１”を出力し、そうでない時、即
ち占有CPUのステーシヨンアドレスがセツトさ
れている時は、“０”を出力するように、受信制
御回路１９により制御される。従つてオア回路１
８Ｂの出力は、前記レジスタ１６がセツトされて
いる時、即ち、ステーシヨン８が占有されている
時は、比較器１７Ｃの比較結果を反映することに
なるが、ステーシヨン８が占有されていない時は
常に“１”を出力する。アンド回路２１は、前述
のオア回路１８Ａ，１８Ｂの双方の出力のアンド
条件が成立した時に受信制御回路１９を起動す
る。

このような機構により、CPUダウンがない場
合のステーシヨンの占有・解放の制御は以下のよ
うに行われる。

まず、ステーシヨン８の占有手続の場合には、
占有手続の指示が受信バツフア３１に受信された
フレーム９内のコマンド１２にセツトされる。ス
テーシヨン８は、この占有指示コマンドを含むフ
レームを受信すると、受信フレーム９内のデステ
イネーシヨンアドレス１０とステーシヨンアドレ
スレジスタ１６Ａ，１６Ｂの内容との比較と同時
に、ソースアドレス１１とステーシヨンアドレス
レジスタ１６Ｃの内容との比較も行う。今、ステ
ーシヨン８はどのCPUにも占有されておらず、
かつこのステーシヨンがデステイネーシヨンアド
レス１０で指定されているとする。この時、前記
の様に比較器１７Ｃの出力はないが、スイツチン
グ回路２２からは“１”が、従つてアンンド回路
１８Ｂから“１”が出力される。一方、比較器１
７Ａの出力もあり、オア回路１８Ａ出力も“１”
となるから、アンド回路２１を介して受信制御回
路１９が起動される。そうするとこの回路１９
は、まず今受信したフレームを内蔵するバツフア
に取り込み、その中のコマンド１２が占有指示で
あることを検知し、フレーム内のソースアドレス
を占有CPUのステーシヨンアドレスとして、ス
テーシヨンアドレスレジスタ１６Ｃに書き込む。
これが占有中であることを示す占有フラグとな
る。同時に、スイツチング回路２２の出力を
“０”とする。

一方、ステーシヨン８があるCPUにすでに占
有されていたとすると、ステーシヨンアドレスレ
ジスタ１６Ｃには、占有CPUのステーシヨンア
ドレスがセツトされている。従つて別のCPUか
らの占有指示のフレームを受信した時には、比較
器１７Ｃの出力は“０”（不一致）であり、また
スイツチング回路２２の出力も“０”であるか
ら、オア回路１８Ｂの出力がなく、アンド回路２
１でアンド条件は成立しない。このため、受信制
御回路１９は動作せず、他のCPUからの占有指
示は無効となる。

以上が１対１の場合の占有処理動作であるが、
次に本発明の主目的である同報転送が行われた場
合について述べる。

まず、ステーシヨン８を占有したCPUからの
同報転送の場合、フレーム内デステイネーシヨン
アドレス１０は前記した共通ステーシヨンアドレ
スとなるため、第４図の比較器１７Ｂ，１７Ｃが
出力ありとなり、受信制御回路１９が動作する。

一方、ステーシヨン８を占有したCPU以外の
CPUからの同報転送の場合は、フレーム内デス
テイネーシヨンアドレス１０は前記共通ステーシ
ヨンアドレスとなるため、比較器１７Ｂは出力さ
れるが、ソースアドレスがステーシヨン８を占有
したCPUのステーシヨンアドレスと異なるため、
比較器１７Ｃは出力されない。またスイツチング
回路２２出力もないからオア回路１８Ｂが出力な
しとなり、結局受信制御回路１９は動作せず、ス
テーシヨン８には同報転送が無効となる。

次に占有されたステーシヨンの解放の手続につ
いて述べる。この場合は受信フレーム９内のコマ
ンド１２に解放の指示がされているが、他のフレ
ーム９内の内容は占有手続の場合と同様である。
従つてこの解放指示フレームを受信したステーシ
ヨンでは占有の場合と同様な一連の比較が行なわ
れ、受信制御回路１９が動作した時に解放処理が
行われ、そうでなければ解放指示は無効なる。こ
の解放処理は、受信制御回路１９がステーシヨン
アドレスレジスタ１６Ｃを“０”にし、かつスイ
ツチング回路２２の出力を“１”にすることであ
る。

以上に説明たステーシヨンを用いた時の、同報
転送の動作を第４図に示したシステム、即ち３台
のＩ／Ｏから構成されたマルチ計算機システムに
よつてさらに説明する。

第４図において、CPU１はＩ／Ｏ４をCPU２
はＩ／Ｏ５を、CPU３はＩ／Ｏ６を占有してい
たとすると、例えばCPU１から出された同報転
送フレームは、全Ｉ／Ｏに対して送られてしまう
ため問題が生じた。これに対して、本発明のステ
ーシヨンの場合、各ステーシヨンで占有チエツク
を行うため、あるCPUからの同報転送は、その
CPUに占有されているステーシヨン、あるいは
Ｉ／Ｏに対してのみ有効となる。つまり、CPU
１から出された同報転送フレーム９内には、ソー
スアドレス１１としてCPU１のステーシヨンの
ステーシヨンアドレスを持つ。そこで、このフレ
ームがＩ／Ｏ６のステーシヨン８６に到着する
と、ステーシヨン８６を占有しているステーシヨ
ンアドレス（CPU３あるいはステーシヨン８３
のアドレス）と比較が行なわれ、不一致のため次
のステーシヨン８５に送られる。ステーシヨン８
５でも前記比較が行われるが、ここではCPU２
のアドレスが記憶されているから不一致となり、
再び次のステーシヨン８４に送られる。このステ
ーシヨン８４では、フレーム内ソースアドレスと
占有ステーシヨンアドレスが一致するためめ、フ
レーム内コマンドで指定された動作、即ち同報転
送の受信が行われることになる。

CPU２及び３からの同報転送に関しても同様
の処理が行われ、それぞれＩ／O2及び３が選択
され動作する。また、同様に、CPU１が２つの
Ｉ／Ｏ４，５を占有する場合にもこの２つの占有
Ｉ／Ｏに対してのみ同報転送が可能となる。即
ち、３つのＩ／Ｏ４，５，６に対して共通アドレ
スだけではこの３つのＩ／Ｏすべてに同報転送さ
れてしまう。然るに、CPU１の占有する２つの
Ｉ／Ｏ４，５にソースアドレスを持たせておくで
だけで、共通アドレスが送られてきても、Ｉ／Ｏ
４．５では、共通アドレスの一致の他にソースア
ドレスの一致があるため、CPUからの同報転送
の受信を行う。一方、Ｉ／Ｏ６では共通アドレス
の一致があつてもソースアドレスの一致がないた
め、CPU１からの同報転送の受信はない。

以上の様に本発明によれば、複数のCPUによ
り共有されるループバスに関して、各ステーシヨ
ンでそのステーシヨンを占有したCPUと、その
ステーシヨンで受信したフレームの発信CPUと
の一致チエツクを行うことにより、同報転送にお
いてステーシヨンの選択が可能になり、かつこれ
により、CPU側では共有メモリによる管理も不
要、かつ、それに伴う管理プログラムに繁雑さも
回避でき、同報転送を、１台の計算機システムの
場合と同様に有効に利用できるという効果があ
る。

【図面の簡単な説明】

第１図は共有メモリを使用してステーシヨンの
占有・解放制御を行う従来のマルチシステムの例
を示す図、第２図は従来方法によるステーシヨン
の構成例を示す図、第３図は本発明を実施するた
めのステーシヨンの実施例を示す図、第４図は第
３図のステーシヨンによる同報転送制御の説明の
ためのシステム図である。 １，２，３…計算機、４，５，６…入出力装
置、７…ループバス、８，８１〜８６…ステーシ
ヨン、９…フレーム、１０…デステイネーシヨン
アドレス、１１…ソースアドレス、１２…コマン
ド、１６Ａ，１６Ｂ，１６Ｃ…ステーシヨンアド
レスレジスタ、１７Ａ，１７Ｂ，１７Ｃ…比較
器、１８Ａ，１８Ｂ…オア回路、１９…受信制御
回路、２１…アンド回路、２２…スイツチング回
路。

Claims (1)

1. 【特許請求の範囲】 １ 複数の計算機と複数の入出力装置とが、それ
   ぞれステーシヨンを介して共有入出力バスに接続
   されて、各計算機は１台又は２台以上の入出力装
   置を選択的に占有可能とする、複数計算機システ
   ムにおける、共有入出力バス制御装置において、 上記入出力装置が接続されるステーシヨンの
   各々に、設定手段と、比較手段と、を備えると共
   に、 認定手段は、自ステーシヨン固有の固有アドレ
   スと、同報転送のための全ステーシヨンに共通の
   共通アドレスと、自ステーシヨンを占有中の計算
   機対応ステーシヨンを表わすソースアドレスと、
   を設定する手段を有し、 比較手段は、上記共有入出力バスを介して送ら
   れてきた伝送情報フレーム内のアドレスと、上記
   設定された固有アドレスと共通アドレスとソース
   アドレスとの比較を行う手段と、上記伝送情報フ
   レーム内の発信元アドレスとソースアドレスとの
   一致及び該フレーム内の発信先アドレスと固有ア
   ドレスとの一致時に占有中の該当する固有アドレ
   スを有する入出力装置に受信動作を行わせる手段
   と、上記伝送情報フレーム内の発信元アドレスと
   ソースアドレスとの一致及び該フレーム内の発信
   先アドレスと共通アドレスとの一致時に占有中の
   該当する共有アドレスを有する入出力装置に受信
   動作を行わせる手段と、を有し、 てなる共有入出力バス制御装置。