JPH01133444A - システムバス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、中央処理装置カード（以下ＣＰＵカードと
いう）及び各種の周辺装置インターフェイス回路カード
（以下１７Ｆカードという）を結合するシステムバスを
シリアル信号化したシステムバス制御装置に関するもの
である。

〔従来の技術〕

第４図は従来のシステムバス制御装置を示すブロック図
である。図において、Ｉａ、Ｉｂはマスタ機能を有する
ＣＰＵカード、２は周辺装置とのインターフェイスをと
るＩ／Ｆカード、３はバス制御線、アドレス線、データ
線、バスアクセス調停線からなり、前記ＣＰＵカードＩ
ａ、Ｉｂ及びｒ／Ｆカード２を結合させるシステムバス
である。また、４はＣＰｔＪカードＩａ、Ｉｂもしくは
ｉ／Ｆカード２内にあって各種演算処理を行う中央処理
装置（以下ＣＰｔＪという）、５は前ｇ２０　Ｐ　Ｕ　
４の実行プログラムやデータのストア、及び他のカード
との会話のための２ボートメモリであり、６はシステム
バス３１こ対するバスアクセスの管理を行うバス制御回
路、７はシステムバス３のアドレス線を駆動するアドレ
スバス回路、８はシステムバス３のデータ線を駆動する
データバス回路、９は複数のＣＰＵカード１　ａ、　ｌ
　ｂが同時にシステムバス３をアクセスした場合の競合
を調停する調停回路である。さらに、ＩＯはＣＰＵカー
ドｌａ、Ｉｂ内に配置され、これらバス制御回路６、ア
ドレスバス回路７、データバス回路８、及び調停回路９
によって形成された、ＣＰＵカードｌａ、Ｉｂをシステ
ムバス３に接続するためのパラレル方式によるシステム
バス制御装置であり、１１はＩ／Ｆカード２内に配置さ
れ、前記バス制御回路６、アドレスバス回路７、及びデ
ータバス回路８によって構成された、■／Ｆカード２を
システムバス３に接続するためのパラレル方式によるシ
ステムバス制御装置である。

次に動作について説明する。ここでは、ＣＰＵカード１
ａがシステムバス３を利用し、このシステムバス３上の
他のＣＰＵカードＩｂやＩ／Ｆカード２をアクセスする
場合を考える。

ＣＰＵカードｌａがシステムバス３を利用して１／Ｆカ
ード２の２ボートメモリ５の内容を読み出す場合、バス
制御回路６に対して読み出し要求を発行するとともに、
アドレスバス回路７には前記１／Ｆカード２の２ボート
メモリ５のアドレスを、調停回路９にはシステムバス３
の使用要求をそれぞれ発行する。調停回路９は他のＣＰ
ＵカードＩｂとのシステムバス３の使用権の調整を行い
、使用許可がおりると、バス制御回路６及びアドレスバ
ス回路７に対して、システムバス３への信号の出力を促
す。これら両回路６．７よりシステムバス３のバス制御
線及びバスアドレス線に信号が送出されると、他のカー
ドｌｂ、２　　においてはアドレスバス回路７が作動し
、自カードへのアクセスであるか否かのチエツクを行う
。Ｉ／Ｆカード２では自カードへのアクセスであること
が確認されると、バス制御回路６が受信した読み出し要
求に従って２ボートメモリ５の内容を読み出し、データ
バス回路８を介してシステムバス３のデータ線上に出力
し、同時に、バス制御回路６のデータアクルッジ信号（
以下ＸＡＣＫという）を有効にする。ＣＰＵカード１ａ
はこのＸＡＣＫを受信すると、データバス回路８を介し
てシステムバス３のデータ線上のデータを取り込む。

また、データの書き込みの場合も同様で、例えばＣＰＵ
カードｌａが書き込み要求を発行すると、対応するカー
ドではそのデータの書き込みを行ってＸＡＣＫを有効に
する。書き込み要求を発行したＣＰＵカードｌａはこの
ＸＡＣＫを受信すると、当該データの書き込み処理を終
了する。

〔発明が解決しようとする問題点〕

従来のシステムバス制御装置は以上のように構成されて
いるので、データの送受信においてただ１つの通信相手
を指定し、ＸＡＣＫにより送受完了の認識をしなければ
ならず、複数箇所に同一データを書き込む場合、１箇所
ずつ順番に書き込んでゆく必要があり、通信時間が長く
なってＣＰＵ４の負荷が増大するばかりか、その処理を
行うための専用の機能をＣＰＵ４にプログラムとして組
み込んでおく必要があるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、複数箇所への同一データの同時送信、及び送
受完了処理を行うことのできるシステムバス制御装置を
得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るシステムバス制御装置は、システムバス
に接続されたブロードキャストタイプ送受信回路と、メ
ツセージ識別のための情報を格納するメツセージ識別情
報格納メモリと、メツセージの送受信処理、各種コマン
ド処理等を行うメツセージ選択回路と、各カード識別の
ためのノード番号設定回路とを備えたものである。

〔作用〕

この発明におけるシステムバス制御装置は、ブロードキ
ャストタイプ送受信回路によって、システムバス上を伝
送される全てのデータを受信し、メツセージ選択回路に
よって、そのデータが自刃−ド宛のものか否か、受信完
了応答が必要か否か等について判定し、受信完了応答が
必要な場合には、送信識別番号をその受信完了応答に付
加して送信し、前記データの送信元のメツセージ選択回
路は、その送信識別番号に基づいて全ての受信完了応答
を受信したことを検知して送信処理を完了することによ
り、複数箇所への同一データの同時送信、及び送受完了
処理が可能なシステムバス制御装置を実現する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、Ｉａ、ｌｂはＣＰＵカード、２はＩ／Ｆカ
ード、３はシステムバス、４はＣＰＵ、５は２ボートメ
モリであり、第４図に同一符号を付した従来のそれらと
同一、あるいは相当部分であるため詳細な説明は省略す
る。また、Ｉ２は前記システムバス３に接続されてブロ
ードキャストタイプのシリアル通信の送受信を行い、メ
ツセージをシリアルデータ化してシステムバス３上に出
力し、システムバス３からのシリアルデータのメツセー
ジ化を行うブロードキャストタイプ送受信回路、１３は
訂記システムバス３上を伝送されるメツセージを識別す
るための情報としてのボート番号を格納するメツセージ
識別情報格納メモリ、Ｉ４はブロードキャストタイプ送
受信回路Ｉ２、メツセージ識別情報格納メモリ１３等が
接続されて、前記ＣＰＵ４からの要求に従ってメツセー
ジ送受信用のボート番号の登録、削除やメツセージの送
受信処理を実行するメツセージ選択回路、１５はこのメ
ツセージ選択回路１４に接続され、各カードを識別する
ためのノード番号を設定するノード番号設定回路であり
、１６はこれらブロードキャストタイプ送受信回路１２
、メツセージ識別情報格納メモリ！３、メツセージ選択
回路１４、及びノード番号設定回路１５によって形成さ
れるシステムバス制御装置である。

次に動作について説明する。ここでは、ＣＰＵカード１
ａが送信識別番号“ｌ”及び“２”からの応答を必要と
するメツセージ送信を行う場合を考える。その場合シス
テムバス３上を伝送されるデータ構造の一般形を第２ｒ
ｊｉ！Ｊに示す。

まず、ＣＰＵカード１ａはそのメツセージ選択回路１４
に対して送信識別番号“ｌ”、“２”からの応答を必要
とするメツセージのボート番号、例えば”ＰＩ　００”
の登録要求を発行し、メツセージ選択回路１４はそれを
メツセージ識別情報格納メモリ１３に格納する。一方、
ＣＰＵ、カード！ｂ及び１／Ｆカード２では、それぞれ
次のような処理を実行する。即ち、ＣＰＵカード１ｂで
はボート番号″’Ｐ　ｌ　００”で送信識別番号“ｌ”
として受信用のボート番号の登録をそのメツセージ選択
回路１４に要求し、メツセージ選択回路１４はそれをメ
ツセージ識別情報格納メモリ１３に格納し、Ｉ／Ｆカー
ド２では同様に、ボート番号“ｐｔｏｏ”で送信識別番
号“２”として受信用のボート番号の登録をそのメツセ
ージ選択回路１４に要求し、メツセージ選択回路１４は
それをメツセージ識別情報格納メモリ１３に格納する。

上述の処理が完了した後に、ＣＰＵカード１ａがメツセ
ージ選択回路Ｉ４に対して、ボート番号“Ｐｌｏｏ”に
てメツセージ送信要求を発行すると、メツセージ選択回
路１４は送信データをブロードキャストタイプ送受信回
路Ｉ２へ送り、ブロードキャストタイプ送受信回路１２
はそれをシリアル化してシステムバス３へ送出する。Ｃ
ＰＵカードＩｂ及びＩ／Ｆカード２では、このシステム
バス３へ送出されたデータをそれぞれのブロードキャス
トタイプ送受信回路１２で受信し、メツセージ選択回路
１４へ送る。メツセージ選択回路１４はメツセージ識別
情報格納メモリ１３に登録されているボート番号を参照
して選別を行い、自カード宛であることが判明すると、
対応ボート番号中の完了処理に従って、送信完了応答を
ＣＰ’Ｕカードｌａに返送する。この場合、ＣＰＵカー
ドＩｂでは送信識別番号“ｌ”が、Ｉ／Ｆ’カード２で
は送信識別番号“２″が付されて、システムバス３より
ＣＰＵカードＩａへ送られる。ＣＰＵカードＩａのブロ
ードキャストタイプ送受信回路１２はシステムバス３上
のこれらのデータを受信してメツセージ選択回路１４へ
転送し、メツセージ選択回路１４はメツセージ識別情報
格納メモリ１３に登録されているボート番号を参照して
選別を行う。この場合、一致するものがあり、かつ、そ
の処理は送信識別番号“ｌ”及び“２°の送信完了応答
を受信することになっており、ブロードキャストタイプ
送受信回路１２からは送信識別番号“ｌ”及び“２”の
送信完了応答が転送されてくるので、メツセージ選択回
路１４は必要なノードが全てデータの受信を完了したこ
とを認識する。

このような場合にシステムバス３上を伝送される具体的
なデータ構造を第３図に示す。図示の例は、ＣＰＵカー
ドｌａのノード番号を“ｌ”、ＣＰＵカードｌｂのそれ
を“２”、！／Ｆカード２のそれを“３”とした場合の
ものであり、同図（ａ）はＣＰＵカード１ａからＣＰＵ
カードｌｂ及びＩ／Ｆカード２へ送出されるデータ構造
であり、（ｂ）はＣＰＵカード１ｂからＣＰＵカードｌ
ａへの、また、（ｃ）はＩ／Ｆカード２からＣＰＵカー
ド！ａへのデータ構造である。

ＣＰＵカードｌｂからシステムバス３へ出力すれた送信
完了応答は、前述のようにＣＰＵカードＩａで受信処理
されるとともに、Ｌ／Ｆカード２においてもそのブロー
ドキャストタイプ送受信回路１２で受信され、メツセー
ジ選択回路１４へ送られるが、メツセージ選択回路１４
は送信先ノード番号不一致によりこれを捨てる。Ｉ／Ｆ
カード２が送出した送信完了応答についても同様で、そ
れを受信したＣＰＵカードｌｂでは送信先ノード信号不
一致によりそれを捨てる。

なお、上記実施例ではトポロジとしてバス形式のものを
示したが、ループ形式、スター形式としてもよい。

また、上記実施例ではシステムバス制御装置がＣＰＵと
同一カード上に搭載された場合について説明したが、こ
れらを別々のカード上に搭載したものであってもよく、
上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によればデータの送受にシリア
ル通信を使用し、システムバス上の全データを受信して
、それが自カード宛か、受信完了応答が必要か等を判定
し、必要時には送信識別番号をその受信完了応答に付加
して送信するようにし、データ送信元では、その送信識
別番号によって全ての受信完了応答を受信したことを検
知して送信処理を完了するように構成したので、ＣＰＵ
の負荷を軽減し、専用機能のためのプログラムを不要と
しながら、複数箇所への同一データの同時送信、及び完
了応答処理が可能なシステムバス制御装置が得られる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるシステムバス制御装
置を示すブロック図、第２図はシステムバス上を伝送さ
れるデータ構造の一般形を示す説明図、第３図は上記実
施例においてシステムバス３上を伝送される具体的なデ
ータ構造を示す説明図、第４図は従来のシステムバス制
御装置を示すプロ７ツク図である。 ｌａ、ＩｂはＣＰＵカード、２はＩ／Ｆカード、３はシ
ステムバス、４はＣＰＵ、１２はブロードキャストタイ
プ送受信回路、１３はメツセージ識別情報格納メモリ、
１４はメツセージ選択回路、１５はノード番号設定回路
、１６はシステムバス制御装置。 なお、図中、同一符号は同一、又は相当部分を示す。 第２図 第３コ

Claims (1)

【特許請求の範囲】
1. 中央処理装置カード及び各種の周辺装置インターフェイ
   ス回路カードをシステムバスによって結合し、前記中央
   処理装置カード相互間、前記中央処理装置カードと前記
   周辺装置インターフェイス回路カードの間等のデータの
   授受を行うシステムバス制御装置において、前記システ
   ムバスに接続され、ブロードキャストタイプのシリアル
   通信の送受信を行うブロードキャストタイプ送受信回路
   と、前記システムバス上を伝送されるメッセージを識別
   する情報を格納しているメッセージ識別情報格納メモリ
   と、前記ブロードキャストタイプ送受信回路及びメッセ
   ージ識別情報格納メモリが接続され、中央処理装置の要
   求に基づいて受信メッセージの識別、及びデータ送信要
   求処理、各種コマンド処理を行うメッセージ選択回路と
   、前記メッセージ選択回路に接続され、自カードのノー
   ド番号を設定するノード番号設定回路とを備えたことを
   特徴とするシステムバス制御装置。