JPH036766A - マルチプロセッサ装置における同報通信方式 - Google Patents
マルチプロセッサ装置における同報通信方式Info
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- JPH036766A JPH036766A JP14356989A JP14356989A JPH036766A JP H036766 A JPH036766 A JP H036766A JP 14356989 A JP14356989 A JP 14356989A JP 14356989 A JP14356989 A JP 14356989A JP H036766 A JPH036766 A JP H036766A
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- 230000008054 signal transmission Effects 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 abstract description 9
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- 101150095628 MDL2 gene Proteins 0.000 description 2
- 101100062770 Magnaporthe oryzae (strain 70-15 / ATCC MYA-4617 / FGSC 8958) DCL2 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
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Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサ装置における同報通信方式に
関する。
関する。
一般に、この種のマルチプロセッサ装置は、１つのシス
テムバスに複数のプロセッサモジュールを接続して構成
され、従来はシステムバスはアドレス線、データ線、ラ
イト信号線およびリード信量線からなり、アドレス線は
その上位アドレスがプロセッサモジュールを識別するた
めに使用され、下位アドレスはプロセッサモジュール内
のプロセッサ間通信用メモリのアドレスを示すために使
用される。
テムバスに複数のプロセッサモジュールを接続して構成
され、従来はシステムバスはアドレス線、データ線、ラ
イト信号線およびリード信量線からなり、アドレス線は
その上位アドレスがプロセッサモジュールを識別するた
めに使用され、下位アドレスはプロセッサモジュール内
のプロセッサ間通信用メモリのアドレスを示すために使
用される。
上述した従来のマルチプロセッサ装置は、アドレス線に
よってプロセッサモジュールをプロセッサモジュール内
のプロセッサ通信用メモリのアドレスを特定しているの
で、ある１つのプロセッサモジュールが他の複数のプロ
セッサモジュールのアドレスを一度に同時に出力するこ
とはできなかった。従って同一の転送データを複数のプ
ロセッサモジュールへ転送する、いわゆる同報通信を行
なう時は、プロセッサモジュールごとに同一転送データ
を複数回転送せねばならず、そのためデータ転送に多く
の時間が必要になるという欠点がある。
よってプロセッサモジュールをプロセッサモジュール内
のプロセッサ通信用メモリのアドレスを特定しているの
で、ある１つのプロセッサモジュールが他の複数のプロ
セッサモジュールのアドレスを一度に同時に出力するこ
とはできなかった。従って同一の転送データを複数のプ
ロセッサモジュールへ転送する、いわゆる同報通信を行
なう時は、プロセッサモジュールごとに同一転送データ
を複数回転送せねばならず、そのためデータ転送に多く
の時間が必要になるという欠点がある。
本発明のマルチプロセッサ装置における同報通信方式は
、複数のプロセッサモジュールがアドレス線、データ線
、ライト信号線およびリード信号線からなる１つのシス
テムバスに接続され、前記プロセッサモジュールはプロ
セッサとプロセッサ間通信用メモリとを備え、前記アド
レス線のうち上位アドレス線、下位アドレス線をそれぞ
れ前記プロセッサモジュール識別用のアドレス、前記プ
ロセッサ間通信用メモリのアドレス指定に使用し、デー
タ転送元のプロセッサモジュールはデータ転送先のプロ
セッサモジュール識別用のアドレスとそのプロセッサモ
ジュール内のプロセッサ間通信用メモリのアドレスを前
記アドレス線に出力して指定し、前記データ線およびラ
イト信号線にそれぞれ転送データおよびライトパルスを
出力して前記転送先プロセッサモジュールのプロセッサ
間通信用メモリに前記転送データを書き込むマルチプロ
セッサ装置において、前記システムバスに同報信号線と
同報許可信号線とを付加し、前記各プロセッサモジュー
ルは前記同報信号線に接続された同報信号送信回路およ
び同報信号受信回路と、前記同報許可信号線に接続され
た同報許可信号送信回路および同報許可信号受信回路と
を備えることを特徴とする。
、複数のプロセッサモジュールがアドレス線、データ線
、ライト信号線およびリード信号線からなる１つのシス
テムバスに接続され、前記プロセッサモジュールはプロ
セッサとプロセッサ間通信用メモリとを備え、前記アド
レス線のうち上位アドレス線、下位アドレス線をそれぞ
れ前記プロセッサモジュール識別用のアドレス、前記プ
ロセッサ間通信用メモリのアドレス指定に使用し、デー
タ転送元のプロセッサモジュールはデータ転送先のプロ
セッサモジュール識別用のアドレスとそのプロセッサモ
ジュール内のプロセッサ間通信用メモリのアドレスを前
記アドレス線に出力して指定し、前記データ線およびラ
イト信号線にそれぞれ転送データおよびライトパルスを
出力して前記転送先プロセッサモジュールのプロセッサ
間通信用メモリに前記転送データを書き込むマルチプロ
セッサ装置において、前記システムバスに同報信号線と
同報許可信号線とを付加し、前記各プロセッサモジュー
ルは前記同報信号線に接続された同報信号送信回路およ
び同報信号受信回路と、前記同報許可信号線に接続され
た同報許可信号送信回路および同報許可信号受信回路と
を備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図において、システムバス（以下５ＢＳ）１０１は
アドレス線、データ線、ライト信号線。
アドレス線、データ線、ライト信号線。
リード信号線より成り、複数のプロセッサモジュール（
以下ＭＤＬ）１．〜Ｎのシステムバスインタフェース回
路（以下ＩＮＦ）１９に接続される。同報信号線（以下
ＭＡＣ）１０２は各ＭＤＬ１、〜Ｎの同報信号送信回路
（以下ＭＳ）１１の出力と同報信号受信回路（以下ＭＲ
＞１２の入力とに接続される。同報許可信号線（以下Ａ
ＣＫ）１０３は各ＭＤＬＩ、〜Ｎの同報許可信号送信回
路（以下ＡＳ）１３の出力と同報許可信号受信回路（以
下ＡＲ）１４の入力に接続される。
以下ＭＤＬ）１．〜Ｎのシステムバスインタフェース回
路（以下ＩＮＦ）１９に接続される。同報信号線（以下
ＭＡＣ）１０２は各ＭＤＬ１、〜Ｎの同報信号送信回路
（以下ＭＳ）１１の出力と同報信号受信回路（以下ＭＲ
＞１２の入力とに接続される。同報許可信号線（以下Ａ
ＣＫ）１０３は各ＭＤＬＩ、〜Ｎの同報許可信号送信回
路（以下ＡＳ）１３の出力と同報許可信号受信回路（以
下ＡＲ）１４の入力に接続される。
各ＭＤＬ（例えばＭＤＬＩ）ではプロセッサ間通信用メ
モリ（以下ＣＭ＞１８はメモリ制御回路（以下ＭＣＴ）
１７に接続され、ＭＣＴ１７はＩＮＦ１９を介して５Ｂ
ＳＩＯＩとＣＭ１８との間のデータのリード、ライトを
行なうと共に、ローカルバスａを介してプロセッサ（以
下ＰＲＣ）１６からのライト、リード動作も行なう、同
報通信制御回路（以下ＣＴＬ）１５はローカルバスａを
介してＰＲＣ１６と接続される。ＣＴＬ１５は同報送信
信号ｄをＭＳｌｌを介してＭＡＣ１０２に送信し、ＭＡ
Ｃ１０２がらのＭＲ１２を介して同報受信信号ｅを入力
し、また同報許可送信信号ｆをＡＳ１３を介し／ＡＣＫ
１０３に送信し、ＡＣＫ１０３からＡＲ１４を介して同
報許可受信信号ｇを入力する。さらにＣＴＬ１５はメモ
リ要求信号すをＭＣＴ１７へ入力し、ＭＣＴ１７がらＰ
ＲＣ１６がＣＭ１８ヘアクセスするのを禁止したことを
示すメモリ許可信号ｉを受信し、またデータ転送要求信
号ＣをＩＮＦ１９へ入力し、ＩＮＦ１９から転送完了信
号りを受信する。
モリ（以下ＣＭ＞１８はメモリ制御回路（以下ＭＣＴ）
１７に接続され、ＭＣＴ１７はＩＮＦ１９を介して５Ｂ
ＳＩＯＩとＣＭ１８との間のデータのリード、ライトを
行なうと共に、ローカルバスａを介してプロセッサ（以
下ＰＲＣ）１６からのライト、リード動作も行なう、同
報通信制御回路（以下ＣＴＬ）１５はローカルバスａを
介してＰＲＣ１６と接続される。ＣＴＬ１５は同報送信
信号ｄをＭＳｌｌを介してＭＡＣ１０２に送信し、ＭＡ
Ｃ１０２がらのＭＲ１２を介して同報受信信号ｅを入力
し、また同報許可送信信号ｆをＡＳ１３を介し／ＡＣＫ
１０３に送信し、ＡＣＫ１０３からＡＲ１４を介して同
報許可受信信号ｇを入力する。さらにＣＴＬ１５はメモ
リ要求信号すをＭＣＴ１７へ入力し、ＭＣＴ１７がらＰ
ＲＣ１６がＣＭ１８ヘアクセスするのを禁止したことを
示すメモリ許可信号ｉを受信し、またデータ転送要求信
号ＣをＩＮＦ１９へ入力し、ＩＮＦ１９から転送完了信
号りを受信する。
次に本実施例においてＭＤＬＩから他のＭＤＬへ同報通
信を行なうときの動作について説明する。
信を行なうときの動作について説明する。
まず、同報通信発信元のＭＤＬＩのＰＲＣ１６は同報す
べき転送データをＭＣＴ１７を介して６Ｍ１８に書き込
んだ後、ＣＴＬｌ５に口０カルパスａを介して同報通信
を指示する。ＣＴＬｌ ５は図示されないシステムバス
競合制御回路にバス使用要求を出力し、バス使用が許可
されてから同報送信信号ｄをＭＳＩＩへ出力して同報許
可受信信号ｅの入力を待つ。
べき転送データをＭＣＴ１７を介して６Ｍ１８に書き込
んだ後、ＣＴＬｌ５に口０カルパスａを介して同報通信
を指示する。ＣＴＬｌ ５は図示されないシステムバス
競合制御回路にバス使用要求を出力し、バス使用が許可
されてから同報送信信号ｄをＭＳＩＩへ出力して同報許
可受信信号ｅの入力を待つ。
一方、同報受信側のＭＤＬ（つまりＭＤＬＩ以外のＭＤ
Ｌ＞ではＭＲ１２がＭＡＣ１０２からの同報送信信号ｄ
を受信すると、ＭＲ１２はこれをＣＴＬｌ５に入力する
。ＣＴＬｌ５はＭＣＴ１７にメモリ要求信号すを入力し
、ＭＣＴ１７はＰＲＣ１６に対し６Ｍ１８へのアクセス
を禁止してからメモリ許可信号ｉをＣＴＬｌ５に返送す
る。これによりＣＴＬｌ５はＡＳ１３を介してＡＣＫ１
０３に同報許可信号ｆを出力する。
Ｌ＞ではＭＲ１２がＭＡＣ１０２からの同報送信信号ｄ
を受信すると、ＭＲ１２はこれをＣＴＬｌ５に入力する
。ＣＴＬｌ５はＭＣＴ１７にメモリ要求信号すを入力し
、ＭＣＴ１７はＰＲＣ１６に対し６Ｍ１８へのアクセス
を禁止してからメモリ許可信号ｉをＣＴＬｌ５に返送す
る。これによりＣＴＬｌ５はＡＳ１３を介してＡＣＫ１
０３に同報許可信号ｆを出力する。
ユニで、ＡＣＫ１０３はすべての同報受信側のＭＤＬ２
．〜Ｎから同報許可信号ｆが出力されたときだけ同報許
可状態を示すようなワイヤードアンド形式とする０例え
ば各ＭＤＬのＡＳ１３の出力をオープンコレクタ形式と
し、同報許可時はハイレベル、不許可時はローレベルと
する。
．〜Ｎから同報許可信号ｆが出力されたときだけ同報許
可状態を示すようなワイヤードアンド形式とする０例え
ば各ＭＤＬのＡＳ１３の出力をオープンコレクタ形式と
し、同報許可時はハイレベル、不許可時はローレベルと
する。
このようにしてすべてのＭＤＬ２．〜Ｎの同報許可信号
でか出力されると、同報信号発信元のＭＤＬＩのＣＴＬ
ｌ５はＡＲ７を経由して同報許可受信信号ｇを入力する
。同報許可受信信号ｇを入力したＣＴＬｌ５はＩＮＦ１
９にデータ転送信号Ｃを出力する。データ転送信号Ｃを
入力したＩＮＦ１９は５ＢＳＩＯ１に同報通信先のＭＤ
Ｌの上位アドレスを含むアドレスと転送データとライト
パルスとを出力し、データ転送を行なう。
でか出力されると、同報信号発信元のＭＤＬＩのＣＴＬ
ｌ５はＡＲ７を経由して同報許可受信信号ｇを入力する
。同報許可受信信号ｇを入力したＣＴＬｌ５はＩＮＦ１
９にデータ転送信号Ｃを出力する。データ転送信号Ｃを
入力したＩＮＦ１９は５ＢＳＩＯ１に同報通信先のＭＤ
Ｌの上位アドレスを含むアドレスと転送データとライト
パルスとを出力し、データ転送を行なう。
同報受信側のＭＤＬではＭＲ１２が５ＢＳＩＯ１を介し
てＭＤＬＩからのアドレス、データおよびライトパルス
を受信し、自ＭＤＬ内のＣＴＬｌ ５、ＭＣＴｌ ７を
介して６Ｍ１８に受信データを書き込む、なお、この時
同報信号が出力されているので、アドレスのうちの上位
アドレス（ＭＤＬ識別用アドレス）をデコードせず、自
ＭＤＬの上位アドレスと一致しているものとして動作す
る。このように、同報受信側のすべてのＭＤＬではＭＤ
ＬＩからの同報通信データが各ＣＭ１８に書き込まれる
。
てＭＤＬＩからのアドレス、データおよびライトパルス
を受信し、自ＭＤＬ内のＣＴＬｌ ５、ＭＣＴｌ ７を
介して６Ｍ１８に受信データを書き込む、なお、この時
同報信号が出力されているので、アドレスのうちの上位
アドレス（ＭＤＬ識別用アドレス）をデコードせず、自
ＭＤＬの上位アドレスと一致しているものとして動作す
る。このように、同報受信側のすべてのＭＤＬではＭＤ
ＬＩからの同報通信データが各ＣＭ１８に書き込まれる
。
ＭＤＬＩではデータ転送完了後に転送完了信号２０を出
力する。この転送完了信号２０を受けると、ＣＴＬｌ５
は同報送信信号ｄのＭＳＩＩへの出力を停止する。
力する。この転送完了信号２０を受けると、ＣＴＬｌ５
は同報送信信号ｄのＭＳＩＩへの出力を停止する。
以上説明したように本発明は、プロセッサモジュールを
接続するシステムバスに同報信号線と同報許可信号線と
を付加し、同報通信発信元のプロセッサモジュールと受
信側のすべてのプロセッサモジュールとの間で同報送信
要求と同報送信許可を送受してから転送データをプロセ
ッサ間通信用メモリへ書き込むので、プロセッサ間の同
報通信を行う時に同一転送データを各プロセッサモジュ
ールごとに複数回行なうことなく１回のデータ転送で同
報通信を行うことができる効果がある。
接続するシステムバスに同報信号線と同報許可信号線と
を付加し、同報通信発信元のプロセッサモジュールと受
信側のすべてのプロセッサモジュールとの間で同報送信
要求と同報送信許可を送受してから転送データをプロセ
ッサ間通信用メモリへ書き込むので、プロセッサ間の同
報通信を行う時に同一転送データを各プロセッサモジュ
ールごとに複数回行なうことなく１回のデータ転送で同
報通信を行うことができる効果がある。
第１図は本発明の一実施例を示すブロック図である。
１、〜Ｎ・・・プロセッサモジュール（ＭＤＬ）、１１
・・・同報信号送信回路（ＭＳ）、１２・・・同報信号
受信回路（ＭＲ）、１３・・・同報許可信号送信回路（
ＡＳ）、１４・・・同報許可信号受信回路（ＡＲ）、１
５・・・同報通信制御回路（ＣＴＬ）、１６・・・プロ
セッサ（ＰＲＣ）、１７・・・メモリ制御回路（ＭＣＴ
）、１８・・・プロセッサ間通信用メモリ（ＣＭ）、１
９・・・システムバスインタフェース回１（ＩＮＦ）、
１０１・・・システムバス（ＳＢＳ）、１０２・・・同
報信号線ＣＭＡＣ）１０３・・・同報許可信号線（ＡＣ
Ｋ）。
・・・同報信号送信回路（ＭＳ）、１２・・・同報信号
受信回路（ＭＲ）、１３・・・同報許可信号送信回路（
ＡＳ）、１４・・・同報許可信号受信回路（ＡＲ）、１
５・・・同報通信制御回路（ＣＴＬ）、１６・・・プロ
セッサ（ＰＲＣ）、１７・・・メモリ制御回路（ＭＣＴ
）、１８・・・プロセッサ間通信用メモリ（ＣＭ）、１
９・・・システムバスインタフェース回１（ＩＮＦ）、
１０１・・・システムバス（ＳＢＳ）、１０２・・・同
報信号線ＣＭＡＣ）１０３・・・同報許可信号線（ＡＣ
Ｋ）。
Claims (1)
- 複数のプロセッサモジュールがアドレス線、データ線、
ライト信号線およびリード信号線からなる１つのシステ
ムバスに接続され、前記プロセッサモジュールはプロセ
ッサとプロセッサ間通信用メモリとを備え、前記アドレ
ス線のうち上位アドレス線、下位アドレス線をそれぞれ
前記プロセッサモジュール識別用のアドレス、前記プロ
セッサ間通信用メモリのアドレス指定に使用し、データ
転送元のプロセッサモジュールはデータ転送先のプロセ
ッサモジュール識別用のアドレスとそのプロセッサモジ
ュール内のプロセッサ間通信用メモリのアドレスを前記
アドレス線に出力して指定し、前記データ線およびライ
ト信号線にそれぞれ転送データおよびライトパルスを出
力して前記転送先プロセッサモジュールのプロセッサ間
通信用メモリに前記転送データを書き込むマルチプロセ
ッサ装置において、前記システムバスに同報信号線と同
報許可信号線とを付加し、前記各プロセッサモジュール
は前記同報信号線に接続された同報信号送信回路および
同報信号受信回路と、前記同報許可信号線に接続された
同報許可信号送信回路および同報許可信号受信回路とを
備えることを特徴とするマルチプロセッサ装置における
同報通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14356989A JPH036766A (ja) | 1989-06-05 | 1989-06-05 | マルチプロセッサ装置における同報通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14356989A JPH036766A (ja) | 1989-06-05 | 1989-06-05 | マルチプロセッサ装置における同報通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036766A true JPH036766A (ja) | 1991-01-14 |
Family
ID=15341804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14356989A Pending JPH036766A (ja) | 1989-06-05 | 1989-06-05 | マルチプロセッサ装置における同報通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520257A (ja) * | 1991-07-10 | 1993-01-29 | Koufu Nippon Denki Kk | データ転送装置 |
-
1989
- 1989-06-05 JP JP14356989A patent/JPH036766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520257A (ja) * | 1991-07-10 | 1993-01-29 | Koufu Nippon Denki Kk | データ転送装置 |
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