JPH087694B2 - 割込制御方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムにおける割込制
御方式に係り、特に複数の入出力装置制御モジュールが
任意のプロセッサに対して多種多様な割込情報を伴って
割込むことを可能とした割込制御方式に関する。

〔従来の技術〕

従来の割込制御方式は、特開昭57−41727号に記載の
ように複数のプロセッサモジュールと複数の入出力装置
制御モジュールを接続した共通バスを割込情報の転送に
使用するものであり、割込要求が生じた入出力装置制御
モジュールは共通バスの使用権を獲得してから共通バス
に当該モジュールのデパイス番号あるいは割込レベル及
び割込み先プロセッサモジュール番号を割込情報として
送出し、割込要求をオンにする。各プロセッサモジュー
ルは、割込要求がオンになると共通バス上の割込情報の
うちの割込み先プロセッサモジュール番号が自モジュー
ル番号に該当するか否かを判定し、該当するプロセッサ
モジュールが割込情報中のデバイス番号あるいは割込レ
ベルに従って割込処理をする割込制御方式となってい
た。

一方特開昭61−246860は、プロセッサと周辺装置の間
に割込制御装置を設け、この割込制御装置がデータバス
とは別の信号線を使って周辺装置を走査し、周辺装置か
ら割込要求が発生したことを識別すると、専用の信号線
を使ってプロセッサに通知する。しかしこの方式におい
ても割込情報の送受信はデータバスを介して行なわれて
いた。

〔発明が解決しようとする問題点〕

上記従来技術は、プロセッサモジュールと入出力装置
制御モジュール間のデータ転送用の共通バスを使用して
割込情報をプロセッサモジュールに転送するものであ
り、割込情報を供給バスに乗せている間は本来のデータ
転送が待たされ、逆にデータ転送中に割込要求が発生し
た場合データ転送が完了するまで割込要求の受け付けが
待たされることになる。

このように従来技術は、本来のデータ転送のスループ
ットを低下させることなくかつ割込要求を効率良く受け
付ける点について配慮されておらず、高い性能が要求さ
れるマルチプロセッサシステムには使用できないもので
あった。

本発明の目的は、本来のデータ転送に影響を与えるこ
となく、かつ任意の入出力装置制御モジュールとプロセ
ッサモジュール間で効率良く割込要求及び割込情報を転
送することにある。

〔問題点を解決するための手段〕

上記目的は、入出力装置制御モジュールとプロセッサ
モジュールの間に割込みを制御する割込制御モジュール
を設け、各々の間を複数モジュールに共通の割込専用の
第１及び第２のバスで接続し、本来のデータ転送用の共
通バスを使用しないで割込要求及び割込情報を転送する
ことにより達成される。

〔作用〕

割込制御モジュールは、第１の割込バスを介してボー
リング方式によって入出力装置制御モジュールの割込要
求とその割込情報として当該モジュールのデバイス番
号，割込レベル，割込み先プロセッサモジュール番号及
び他の制御情報を刈り取り、割込制御モジュール内の記
憶部に登録する。またプロセッサモジュールに対して
は、第２の割込バスを介して登録された割込要求をもと
に、割込情報を記憶部から読み、該当するプロセッサモ
ジュール番号及び割込レベルを付加して転送する。

これによって本来のデータ転送用の共通バスを使用し
ないで任意の入出力装置制御モジュールとプロセッサモ
ジュール間で割込要求及び割込情報を効率良く転送する
ことができる。

〔実施例〕

以下本発明の一実施例について図面を用いて説明す
る。

第１図は、本発明を実施したマルチプロセッサシステ
ム構成図である。図において複数のプロセッサモジュー
ル1a〜1nと複数の入出力装置制御モジュール2a〜2mが共
通バス４で接続される。また割込制御モジュール３は入
出力装置制御モジュール2a〜2mとプロセッサモジュール
1a〜1nの間にあって、各々第１割込バス５と第２割込バ
ス６で接続される。

第２図は、本発明に係る割込制御モジュール３の動作
を示すブロック図である。図において制御部20は割込制
御モジュール３全体の制御を行う。プロセッサ走査カウ
ンタ17は、プロセッサモジュール1a〜1nを走査するカウ
ンタであり、入出力部走査カウンタ18は、入出力装置制
御モジュール2a〜2mを走査するカウンタである。割込情
報記憶部19は、入出力装置制御モジュール2a〜2mから送
られてくる割込情報を記憶するメモリである。第１割込
バス５は入出力装置制御モジュール2a〜2mからの割込情
報を転送するバスであり、このパス上を転送された割込
情報はRHレジスタ７及びWDレジスタ８に一時保持され
る。RHは割込レベル（L2,L3）および割込み先のプロセ
ッサモジュール番号（IP＃）から構成される。またWDは
割込情報である。第２割込バス６は割込情報記憶部19か
ら読出した割込情報をプロセッサモジュール1a〜1nに転
送するバスである。L2フラグ制御部9,L3フラグ制御部10
は各々L2割込み及びL3割込みの要求をL2割込フラグレジ
スタ11,L3割込フラグレジスタ12に登録する制御を行
う。L2空状態監視部13,L3空状態監視部14は各々L2割込
フラグレジスタ11及びL3割込フラグレジスタ12の空状態
を監視し、信号線13a〜13nおよび信号線14a〜14nを介し
てそれぞれL2割込許可信号およびL3割込許可信号を入出
力装置制御モジュール2a〜2mに転送する。エンコーダ回
路15はL2割込フラグレジスタ11又はL3割込フラグレジス
タ12の情報をエンコード割込情報記憶部19の読出しアド
レスを生成する。アドレスレジスタ16は割込情報記憶部
19をアクセスするアドレスを保持するレジスタである。
31は入出力装置制御モジュール2a〜2mを走査する信号を
送る信号線である。101は入出力装置制御モジュール2a
〜2mを走査するための同期信号を送る信号線であり、10
2はモジュール走査信号31に対する応答信号を受ける信
号線である。また103はプロセッサモジュール1a〜1nに
割込情報を転送するための同期信号を送る信号線であ
り、104はプロセッサモジュールからの応答信号を受け
る信号線である。またSEL21〜SEL25は二者択一の選択回
路である。

次に第２図，第３図および第４図によって動作の詳細
を説明する。

始めに第３図において割込制御モジュール３と入出力
装置制御モジュール2a〜2nを接続する第１割込バス５の
動作を説明する。

割込制御モジュール３は信号線101上のモジュール同
期信号に同期させて入出力装置制御モジュールを走査す
るために信号線31にモジュール番号を送出するとともに
割込情報記憶部19の空状態をL2割込フラグレジスタ11及
びL3割込フラグレジスタ12から知り、信号線13a〜13n及
び信号線14a〜14nを介してそれぞれL2割込許可信号及び
L3割込許可信号を送出する。

信号線101上にモジュール同期信号を検出した入出力
装置制御モジュールは、信号線31上にモジュール走査信
号で示されるモジュール番号が自モジュールの番号に該
当するか否かを判定し、該当する入出力装置制御モジュ
ールは自モジュールに割込要求がある場合、次のモジュ
ール同期信号で始まるサイクルで信号線102上に応答信
号をオンにし、第１割込バス５によって割込レベル及び
割込み先プロセッサモジュール番号（RH）と割込制御情
報（D0〜D3）を送出する。

また該当する入出力装置制御モジュールに割込要求が
ない場合は、信号線102をオフにし、第１割込バス５を
無効にする。第３図は、入出力装置制御モジュール2aに
割込要求が有り、2bに割込要求が無い例を示している。

次に第２図によって割込制御モジュール３の動作を説
明する。入出力部走査カウンタ18により入出力装置制御
モジュール2a〜2mを走査するモジュール走査信号（信号
線31）を作り、またプロセッサモジュール毎に入出力装
置制御モジュール分の保持回路を持ったL2割込フラグル
ジスタ11とL3割込フラグレジスタ12の情報と入出力部走
査カウンタ18の値から各々L2空状態監視部13とL3空状態
監視部14によってモジュール走査信号31で走査しようと
している入出力装置制御モジュールに許可される割込レ
ベル別プロセッサモジュール番号をL2割込許可信号（信
号線13a〜13n）及びL3割込許可信号（信号線14a〜14n）
を送出する。制御部20はモジュール走査信号（31）とL2
割込許可信号（13a〜13n）,L3割込許可信号（14a〜14
n）に同期させてモジュール同期信号（101）を送出す
る。これにより入出力装置制御モジュールは上述の通り
応答信号（102）と同期して第１割込バス５に割込情報
を送出する。割込制御モジュール３は、第１割込バス５
を通して受け取った割込情報をRHレジスタ７とWDレジス
タ８に一時保持する。RHレジスタ７には割込レベル（L
2,L3）と割込み先のプロセッサモジュール番号（IP＃）
を、WDレジスタ８には割込情報のデータを保持する。こ
のRHレジスタ７の情報と入出力部走査カウンタ18の値か
らL2フラグ制御部９及びL3フラグ制御部10によって各々
L2割込フラグレジスタ11及びL3割込フラグレジスタ12に
登録する。例えば、入出力装置制御モジュール2aからプ
ロセッサモジュール1nにL2の割込要求があると、L2割込
フラグレジスタ11のプロセッサモジュール番号1nの入出
力装置制御モジュール番号2aの箇所に登録される。一
方、RHレジスタ７のプロセッサモジュール番号（IP＃）
をSEL21を通じてアドレスレジスタ16のプロセッサモジ
ュール指定ビット位置へ、また入出力部走査カウンタ18
の出力をSEL25を通してアドレスレジスタ16の入出力装
置制御モジュール指定ビット位置へ送り、割込情報記憶
部19への書込みアドレスを決定する。このアドレスレジ
スタ16が示すアドレスにWDレジスタ８に保持した割込情
報のデータを書き込む。割込情報記憶部19はプロセッサ
モジュール毎に入出力装置制御モジュール数分のエリア
が用意されており、割込フラグレジスタ11,12と合わ
せ、任意のプロセッサモジュールと入出力装置制御モジ
ュール間で割込みを可能としている。例えば、入出力装
置制御モジュール2aからプロセッサモジュール1nに割込
要求があるとプロセッサモジュール番号1nの入出力装置
制御モジュール番号2aのアドレスに書込まれる。

次にプロセッサモジュール1a〜1nへの割込情報の転送
動作について説明する。

割込情報記憶部19のデータはプロセッサモジュールへ
の割込みをL2割込みとL3割込み交互に行うためL2割込要
求とL3割込要求を交互に読み出す。L2割込要求はL2割込
フラグレジスタ11の情報から、L3割込要求はL3割込フラ
グレジスタ12の情報から読出しアドレスを生成する。プ
ロセッサ走査カウンタ17の値によってSEL22およびSEL23
を通して該当するプロセッサモジュール番号に対応する
割込フラグレジスタの情報を選択し、更に制御部20から
のL2割込み又はL3割込み選択により、SEL24を介してエ
ンコーダ回路15に入力する。エンコーダ回路15はプライ
オリティエンコーダ回路であり、優先順位の高い順にエ
ンコードする。エンコーダ回路15の出力はSEL25を通し
てアドレスレジスタ16の入出力装置制御モジュール指定
ピット位置へ送られる。またプロセッサ走査カウンタ17
の出力はSEL21を通してアドレスレジスタ16のプロセッ
サモジュール指定ビット位置へ送られ、割込情報記憶部
19の読み出しアドレスを決定する。このアドレスレジス
タ16が示すアドレスのデータを記憶部19から読み出し、
第２割込バス６へ送出する。プロセッサモジュールへの
転送はモジュール同期信号（103）によって指示する。

次に第４図において割込制御モジュール３とプロセッ
サモジュール1a〜1nを接続する第２割込バス６の動作を
説明する。

割込制御モジュール３はモジュール同期信号（103）
に同期させて第２割込バス６に割込レベル及び割込み先
プロセッサモジュール番号（RH）を割込フラグレジスタ
11,12及びプロセッサ走査カウンタ17の値から生成し、
割込情報記憶部19から読み出したデータ（D0〜D3）に先
行して送出する。モジュール同期信号（103）を検出し
たプロセッサモジュールは、割込み先プロセッサモジュ
ール番号が自モジュールの番号に該当するか否かを判定
し、該当するプロセッサモジュールは要求の割込レベル
が受け付けられる場合は次のモジュール同期信号（10
3）で始まるサイクルに応答信号（104）をオンにする。
また要求の割込レベルが受け付けられない場合は応答信
号104をオフにする。割込制御モジュール３は、この応
答信号104のオンによって割込要求が受け付けられたこ
とを知り、制御部20はL2割込フラグレジスタ11又はL3割
込フラグレジスタ12の該当ビットをリセットし、次の割
込みの受け付けに備える。

第４図はプロセッサモジュール1aが割込レベルL2の受
け付けができ、L3の受け付けができなかった例を示して
いる。また受け付けられなかった割込要求は、該当する
フラグレジスタをリセットしないで覚えておき、次にま
わってくる自モジュールのサイクルで再度転送される。

本実施例では、入出力装置制御モジュールに割込要求
が発生してから該当するプロセッサモジュールに届くま
での時間については記述していないがマルチプロセッサ
システムのデータ処理性能に必要充分なものであるもの
とする。

また割込レベルはL2またはL3で表現したが、これに限
るものではない。さらに割込みスループットを向上させ
るために割込情報記憶部19を複数個設け、これに対応し
た第２割込バスを設け、１個のバスに接続するプロセッ
サモジュール数を少なくすることもできる。

以上のことから、本実施例によればマルチプロセッサ
システムのデータ転送用の共通バスを使うことなく、任
意のプロセッサモジュールと入出力装置制御モジュール
間で容易にかつ効率良く割込情報の転送ができる。

またデータ転送用の共通バスを使用しないためデータ
転送スループットの低下を防ぐことができる。

〔発明の効果〕 本発明によれば、データ転送用の共通バスを使用しな
いで専用の割込バスで割込要求及び割込情報の転送がで
きるため、共通バスのデータ転送スルーブットの低下を
防止できる。

また、割込要求の刈り取りをポーリング方式により、
プロセッサモジュールの分配を時分割方式によって行う
ことにより、任意の入出力装置制御モジュールとプロセ
ッサモジュール間で効率良く割込要求及び割込情報の転
送ができる。これにより高い性能が要求されるマルチプ
ロセッサシステムに使用可能となる。

また割込情報のピット数の許す範囲でシステムの拡張
を容易に行うことができる等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のマルチプロセッサシステム
構成図、第２図は割込制御モジュールの構成を示すブロ
ック図、第３図は第１割込バスのタイミングチャート、
第４図は第２割込バスのタイミングチャートである。 1a〜1n……プロセッサモジュール、 2a〜2m……入出力装置制御モジュール、 ３……割込制御モジュール、 ４……共通バス、５……第１割込バス、 ６……第２割込バス、 31……モジュール走査信号（線）、 102……応答信号（線）、104……応答信号（線）、 13a〜13n……L2割込許可信号（線）、 14a〜14n……L3割込許可信号（線）、 19……割込情報記憶部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサモジュールと複数の入出
   力装置制御モジュールとから構成されるマルチプロセッ
   サシステムにおいて、前記入出力装置制御モジュールと
   前記プロセッサモジュールとの間に割込制御モジュール
   を設け、前記入出力装置制御モジュールと前記割込制御
   モジュール間を第１の割込バスで、前記プロセッサモジ
   ュールと前記割込制御モジュール間を第２の割込バスで
   接続し、前記割込制御モジュールは各入出力装置制御モ
   ジュールで発生する割込要求とその割込情報を第１の割
   込バスを介してポーリング方式によって刈り取って記憶
   部に登録し、該登録された割込要求と割込情報を時分割
   方式により第２の割込バスを通して該当するプロセッサ
   モジュールに転送することを特徴とする割込制御方式。