JPS61196349A - 共通バス制御方法 - Google Patents
共通バス制御方法Info
- Publication number
- JPS61196349A JPS61196349A JP3816785A JP3816785A JPS61196349A JP S61196349 A JPS61196349 A JP S61196349A JP 3816785 A JP3816785 A JP 3816785A JP 3816785 A JP3816785 A JP 3816785A JP S61196349 A JPS61196349 A JP S61196349A
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- JP
- Japan
- Prior art keywords
- data
- transfer
- cpu
- bus
- transfers
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、フンピユータにおけるバス制御方式に関し、
特にマルチプロセッサのデータ転送における共通バス制
御方式に関する。
特にマルチプロセッサのデータ転送における共通バス制
御方式に関する。
（従来の技術）
従来、この種の制御方式としてはセマフォ方式とバース
ト方式とがあった。転送データを３バイトとし、共通バ
スの１回の／＜スサイクルで転送できるデータを１バイ
トとして以下に説明する。
ト方式とがあった。転送データを３バイトとし、共通バ
スの１回の／＜スサイクルで転送できるデータを１バイ
トとして以下に説明する。
第３図はセマフォ方式のタイムチャートであり、１０は
セマフォのフラッグ、１１は共通バスのデータ、１２は
ＣＰＵ１のローカルバスのデータ、１３はＣＰＵ ２の
ローカルバスのデータ、１４．２１はセマフォテストア
ンドセットのタイミング、１５．１７．１９はＣＰＵ１
のデータ転送タイミング、１６．１８はセマフォのテス
トタイミング、２０．２５はセマフォの解除タイミング
、２２，２３，２４はＣＰＵ ２のデータ転送タイミン
グである。
セマフォのフラッグ、１１は共通バスのデータ、１２は
ＣＰＵ１のローカルバスのデータ、１３はＣＰＵ ２の
ローカルバスのデータ、１４．２１はセマフォテストア
ンドセットのタイミング、１５．１７．１９はＣＰＵ１
のデータ転送タイミング、１６．１８はセマフォのテス
トタイミング、２０．２５はセマフォの解除タイミング
、２２，２３，２４はＣＰＵ ２のデータ転送タイミン
グである。
第４図は第３図のセマフォ方式によるデータ送信用バッ
ファの構成を示し、２６はＣＰＵからの転送が完了して
いるエリア、２７はＣＰＬＩ １が転送した３バイトデ
ータエリア、２ＢはＣＰＵ ２が転送した３バイトのエ
リア、２９は空きエリアを示す。
ファの構成を示し、２６はＣＰＵからの転送が完了して
いるエリア、２７はＣＰＬＩ １が転送した３バイトデ
ータエリア、２ＢはＣＰＵ ２が転送した３バイトのエ
リア、２９は空きエリアを示す。
本図で、（１５）、（１７）、（１９）及び（２２）、
（２３）、（２４）は第３図のタイムチャートにおける
対応する番号のタイムスロットのデータを示す。いま、
ＣＰＵ １が３バイトのデータを転送しようとしたとき
、まずＣＰＵ １は１４のタイミングでセマフォフラッ
グをテストし、禁止でないので禁止ビットを立てる。ｃ
ｐｕ ｔは１５゜１７．１９の３回のバスサイクルで３
バイトのデータを転送し、２０のタイミングでセマフォ
を解除して転送を終了する。ＣＰＵ ｉのデータ転送中
にＣＰＵ ２がデータ転送しようとするときは、１６の
タイミングでセマフォをテストし、禁止されているので
１８．２１のタイミングで繰り返しテストする。２１の
タイミングではセマフォが禁止でないので、セマフォの
フラッグに禁止ビットを立てて２２，２３．２４の３回
のバスサイクルで３バイトデータを転送し、２５でセマ
フォを解除して転送を終了する９以上の制御によって、
ＣＰＬＪ １及びＣＰＵ ２に共通なデータ送信用バッ
ファ上でＣＰＵ １とｃｐｕ ２のデータが混じること
はない。
（２３）、（２４）は第３図のタイムチャートにおける
対応する番号のタイムスロットのデータを示す。いま、
ＣＰＵ １が３バイトのデータを転送しようとしたとき
、まずＣＰＵ １は１４のタイミングでセマフォフラッ
グをテストし、禁止でないので禁止ビットを立てる。ｃ
ｐｕ ｔは１５゜１７．１９の３回のバスサイクルで３
バイトのデータを転送し、２０のタイミングでセマフォ
を解除して転送を終了する。ＣＰＵ ｉのデータ転送中
にＣＰＵ ２がデータ転送しようとするときは、１６の
タイミングでセマフォをテストし、禁止されているので
１８．２１のタイミングで繰り返しテストする。２１の
タイミングではセマフォが禁止でないので、セマフォの
フラッグに禁止ビットを立てて２２，２３．２４の３回
のバスサイクルで３バイトデータを転送し、２５でセマ
フォを解除して転送を終了する９以上の制御によって、
ＣＰＬＪ １及びＣＰＵ ２に共通なデータ送信用バッ
ファ上でＣＰＵ １とｃｐｕ ２のデータが混じること
はない。
第５図はバースト方式のタイムチャートであり、３０は
バスロック信号、３１は共通バスのデータ、３２はＣＰ
Ｕ １のローカルバスのデータ、３３はＣＰＵ ２のロ
ーカルバスのデータ、３４゜３５．３６はＣＰＬＩ １
のデータ転送タイミング、３７．３８．３９はＣＰＵ
２のデータ転送タイミングである。
バスロック信号、３１は共通バスのデータ、３２はＣＰ
Ｕ １のローカルバスのデータ、３３はＣＰＵ ２のロ
ーカルバスのデータ、３４゜３５．３６はＣＰＬＩ １
のデータ転送タイミング、３７．３８．３９はＣＰＵ
２のデータ転送タイミングである。
第６図は第５図のバースト方式によるデータ送信用バッ
ファを示し、４０はＣＰＵからのデータ転送が完了して
いるエリア、４１はＣＰＵ １が転送した３バイト、の
データエリア、４２はＣＰＵ ２が転送した３バイトの
データエリア、４３は空きエリアを示す。ここで、（３
４）、（３５）、（３６）及び（３７）、（３Ｂ）、（
３９）は第５図のタイムチャートに“おける対応する番
号のタイムスロットのデータを示す、ＣＰＵ１が３バイ
トのデータを転送する場合、まず共通バスをロックして
他のＣＰＵがバスを占有できないようにしてデータを転
送する。転送終了後バスを解放する。ＣＰＵ２はその後
にバスを占有してデータ転送を行なう。そこで、バース
ト方式でも、ＣＰＵＩとＣＰＵ ２のデータが送信バッ
ファ上で混じることはない。
ファを示し、４０はＣＰＵからのデータ転送が完了して
いるエリア、４１はＣＰＵ １が転送した３バイト、の
データエリア、４２はＣＰＵ ２が転送した３バイトの
データエリア、４３は空きエリアを示す。ここで、（３
４）、（３５）、（３６）及び（３７）、（３Ｂ）、（
３９）は第５図のタイムチャートに“おける対応する番
号のタイムスロットのデータを示す、ＣＰＵ１が３バイ
トのデータを転送する場合、まず共通バスをロックして
他のＣＰＵがバスを占有できないようにしてデータを転
送する。転送終了後バスを解放する。ＣＰＵ２はその後
にバスを占有してデータ転送を行なう。そこで、バース
ト方式でも、ＣＰＵＩとＣＰＵ ２のデータが送信バッ
ファ上で混じることはない。
（発明が鮮決しようとする問題点）
上述した従来のセマフォ方式においては、ＣＰＵがデー
タ転送する場合、フラッグをチェックして転送禁止状態
の時は定期的にフラッグをチェックしなければならない
から、データ転送が効率的に行なえない欠点があった。
タ転送する場合、フラッグをチェックして転送禁止状態
の時は定期的にフラッグをチェックしなければならない
から、データ転送が効率的に行なえない欠点があった。
また、バースト方式では、１つのＣＰＵが長時間バスを
占有するから、他のＣＰＵはバスを占有できないので処
理が一時停止してしまうという欠点があった。
占有するから、他のＣＰＵはバスを占有できないので処
理が一時停止してしまうという欠点があった。
そこで、本発明の目的は、データの転送が効率的に行え
、しかも１つのＣＰＵが共通バスを長時間占有してしま
うことのない共通バス制御方式の提供にある。
、しかも１つのＣＰＵが共通バスを長時間占有してしま
うことのない共通バス制御方式の提供にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、複数のＣＰＵを共通のデータ送受信バッファに接続す
る共通バスのデータ転送を制御する方式であって、前記
データ送受信バッファの空き領域の開始番地を示すポイ
ンタを前記ＣＰＵが読み取るバスサイクルで更新するこ
とを特徴とする。
、複数のＣＰＵを共通のデータ送受信バッファに接続す
る共通バスのデータ転送を制御する方式であって、前記
データ送受信バッファの空き領域の開始番地を示すポイ
ンタを前記ＣＰＵが読み取るバスサイクルで更新するこ
とを特徴とする。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のシステム図である。１，２
．３はマルチプロセッサを構成する３台のＣＰＵ、 ４
は共通バス、５はデータの送受信を行なう通信制御装置
等の周辺機器である。この実施例において１が５へ多量
のデータを転送する場合、複数のバスサイクルを必要と
する。もし、バスサイクルとバスサイクルの間に２が５
へデータ転送をすると、バッファ５では１のデータと２
のデータとが混じり合ってしまうので禁止しなければな
らない。
．３はマルチプロセッサを構成する３台のＣＰＵ、 ４
は共通バス、５はデータの送受信を行なう通信制御装置
等の周辺機器である。この実施例において１が５へ多量
のデータを転送する場合、複数のバスサイクルを必要と
する。もし、バスサイクルとバスサイクルの間に２が５
へデータ転送をすると、バッファ５では１のデータと２
のデータとが混じり合ってしまうので禁止しなければな
らない。
第２図は周辺機器５の中にある送信バッファの記憶領域
の構成を示す概念図である。ｐは送信バッファの空きを
示すポインタ、ｎ、ｍは１信号の占める送信バッファの
大きき、６はＣＰＵからのデータ転送が完了しているエ
リア、７はＣＰＬＩ １の転送エリア、８はＣＰＵ ２
の転送エリア、９は送信バッファの空きエリアを示す。
の構成を示す概念図である。ｐは送信バッファの空きを
示すポインタ、ｎ、ｍは１信号の占める送信バッファの
大きき、６はＣＰＵからのデータ転送が完了しているエ
リア、７はＣＰＬＩ １の転送エリア、８はＣＰＵ ２
の転送エリア、９は送信バッファの空きエリアを示す。
１が５へデータを転送する場合、まずｐを読み取る。こ
の時ｐは更新きれてｐ＋ｎとなる。ｎは１が転送するデ
ータの大ききである。１はｐが示す位置へデータ、を転
送する。１がデータ転送中に２が同一の送侶バッファヘ
データを転送する場合、ポインタを読み取りｐ＋ｎを得
る。この時、ポインタはｐ＋１＋ｍとなる。ｍは２が転
送するデータの大き許である。転送データを３バイトと
し、共通バスの１回のバスサイクルで１バイト転送する
ものとして以下にタイミングチャートを用いて説明する
。
の時ｐは更新きれてｐ＋ｎとなる。ｎは１が転送するデ
ータの大ききである。１はｐが示す位置へデータ、を転
送する。１がデータ転送中に２が同一の送侶バッファヘ
データを転送する場合、ポインタを読み取りｐ＋ｎを得
る。この時、ポインタはｐ＋１＋ｍとなる。ｍは２が転
送するデータの大き許である。転送データを３バイトと
し、共通バスの１回のバスサイクルで１バイト転送する
ものとして以下にタイミングチャートを用いて説明する
。
第７図は第１図実施例におけるデータ転送のタイミング
チャートであり、４４はポインタの内容、４５は共通バ
スのデータ、４６はＣＰＵ １のローカルバスのデータ
、４７はＣＰ［Ｊ ２のローカルバスのデータを示す。
チャートであり、４４はポインタの内容、４５は共通バ
スのデータ、４６はＣＰＵ １のローカルバスのデータ
、４７はＣＰ［Ｊ ２のローカルバスのデータを示す。
４８はＣＰＵ １がポインタを読み取るタイミング、５
０はＣＰＵ ２がポインタを読み取るタイミングを示す
。４９，５１．５３はｃｐｕ ｔがデータを転送するタ
イミング、５２゜５４．５５はＣＰｔＪ ２がデータを
転送するタイミングを示す。第８図は、第２図において
ｍ＝ ｎ −３である場合におけるデータ送信用バッフ
ァの構成を示す。５６はＣＰＵからのデータ転送が完了
しているエリア、５７はＣＰＵ １が転送した３バイト
データエリア、５８はＣＰＵ ２が転送した３バイトデ
ータエリア、５９は空きエリアを示す。
０はＣＰＵ ２がポインタを読み取るタイミングを示す
。４９，５１．５３はｃｐｕ ｔがデータを転送するタ
イミング、５２゜５４．５５はＣＰｔＪ ２がデータを
転送するタイミングを示す。第８図は、第２図において
ｍ＝ ｎ −３である場合におけるデータ送信用バッフ
ァの構成を示す。５６はＣＰＵからのデータ転送が完了
しているエリア、５７はＣＰＵ １が転送した３バイト
データエリア、５８はＣＰＵ ２が転送した３バイトデ
ータエリア、５９は空きエリアを示す。
４９）、（５１）、（５３）及び（５２）。
（５４）、（５５）は第７図のタイムチャートにおける
対応する番号のタイムスロットのデータを示す。
対応する番号のタイムスロットのデータを示す。
ｃｐｕ ｔが３バイトのデータを転送する場合、タイミ
ング４８で４４を読みｐを得る。この時、ポインタの内
容４４はｐ＋３になる。そして、ＣＰＬｌｌはｐで示き
れる番地から３バイトを転送する。
ング４８で４４を読みｐを得る。この時、ポインタの内
容４４はｐ＋３になる。そして、ＣＰＬｌｌはｐで示き
れる番地から３バイトを転送する。
ＣＰＵ ２がデータを転送する場合、タイミング５０で
４４を読み取りｐ＋３を得る。この時、４４はｐ＋５に
なる。ＣＰｔＪ２はｐ＋３で始まる連続する３つの番地
へ３バイトを転送する。従って、ＣＰＵ１とＣＰｔＪ
２とでは送信バッファの転送エリアが異なるので、互い
にデータが混じることはない。
４４を読み取りｐ＋３を得る。この時、４４はｐ＋５に
なる。ＣＰｔＪ２はｐ＋３で始まる連続する３つの番地
へ３バイトを転送する。従って、ＣＰＵ１とＣＰｔＪ
２とでは送信バッファの転送エリアが異なるので、互い
にデータが混じることはない。
（発明の効果）
以上説明したように、本発明では、バッファ管理をする
ポインタを証み取りバスサイクル内で更新することによ
り、複数のＣＰＵが同時に同一バッファヘデータを転送
できる。そこで、本発明によれば、データの転送が効率
的に行え、しかも１つのＣＰＵが共通バスを長時間占有
してしまうことのない共通バス制御方式が提供できる。
ポインタを証み取りバスサイクル内で更新することによ
り、複数のＣＰＵが同時に同一バッファヘデータを転送
できる。そこで、本発明によれば、データの転送が効率
的に行え、しかも１つのＣＰＵが共通バスを長時間占有
してしまうことのない共通バス制御方式が提供できる。
第１図は本発明の一実施例のシステム図、第２図は第１
図実施例における周辺機器５の中の送信バッファの構成
を示す概念図、第３図はセマフォ方式によるタイムチャ
ート、第４図はセマフォ方式による送信バッファの構成
を示す図、第５図はバースト方式によるタイムチャート
、第６図はバースト方式によＳ送信バッファの構成を示
す図、第７図は第１図実施例におけるタイムチャート、
第８図は転送データが３バイトで共通バスの１回のバス
サイクルで１バイトの転送をする場合における第１図実
施例の送信バッファの構成を示す図である。 １．２．３・・・ＣＰｔＪ、 ４・・・共通バス、５・
・・データ送受侶用周辺機器、６，２６，４０．５６・
・・ＣＰＵからの転送が完了したエリア、７，８・・・
ＣＰＵからデータ転送中のエリア、９，２９，４３．５
９・・・バッファの空きエリア、１０・・・セマフォの
フラッグ、１１，３１．４５・・・共通バス上のデータ
、１２．３２．４６・・・ＣＰＵ １のローカルバス上
のデータ、１３，３３．４７・・・ＣＰＵ ２のローカ
ルバス上のデータ、１４．２１・・・セマフォチェック
アンドセットタイミング、１５，１７，１９，３４゜３
５．３６，４９，５１．５３・・・ＣＰＵ １のデータ
転送タイミング、１６．１８・・・セマフォのチェック
タイミング、２０．２５・・・セマフォの解除タイミン
グ、２２，２３，２４，３７，３８，３９゜５２．５４
．５５・・・ＣＰＵ ２のデータ転送タイミング、２７
，４１．５７・・・ＣＰＵ １からの転送データエリア
、２８，４２．５８・・・ＣＰＵ ２からの転送データ
エリア、３０・・・バスロック信号、４４・・・ボイン
タの内容、４８．５０・・・ポインタ読み取りタイミン
グ。 代理人弁理士 本 庄 伸 介 第１図 第２図 第３図 第４図 第５図 第６図
図実施例における周辺機器５の中の送信バッファの構成
を示す概念図、第３図はセマフォ方式によるタイムチャ
ート、第４図はセマフォ方式による送信バッファの構成
を示す図、第５図はバースト方式によるタイムチャート
、第６図はバースト方式によＳ送信バッファの構成を示
す図、第７図は第１図実施例におけるタイムチャート、
第８図は転送データが３バイトで共通バスの１回のバス
サイクルで１バイトの転送をする場合における第１図実
施例の送信バッファの構成を示す図である。 １．２．３・・・ＣＰｔＪ、 ４・・・共通バス、５・
・・データ送受侶用周辺機器、６，２６，４０．５６・
・・ＣＰＵからの転送が完了したエリア、７，８・・・
ＣＰＵからデータ転送中のエリア、９，２９，４３．５
９・・・バッファの空きエリア、１０・・・セマフォの
フラッグ、１１，３１．４５・・・共通バス上のデータ
、１２．３２．４６・・・ＣＰＵ １のローカルバス上
のデータ、１３，３３．４７・・・ＣＰＵ ２のローカ
ルバス上のデータ、１４．２１・・・セマフォチェック
アンドセットタイミング、１５，１７，１９，３４゜３
５．３６，４９，５１．５３・・・ＣＰＵ １のデータ
転送タイミング、１６．１８・・・セマフォのチェック
タイミング、２０．２５・・・セマフォの解除タイミン
グ、２２，２３，２４，３７，３８，３９゜５２．５４
．５５・・・ＣＰＵ ２のデータ転送タイミング、２７
，４１．５７・・・ＣＰＵ １からの転送データエリア
、２８，４２．５８・・・ＣＰＵ ２からの転送データ
エリア、３０・・・バスロック信号、４４・・・ボイン
タの内容、４８．５０・・・ポインタ読み取りタイミン
グ。 代理人弁理士 本 庄 伸 介 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 複数のＣＰＵを共通のデータ送受信バッファに接続する
共通バスのデータ転送を制御する方式において、前記デ
ータ送受信バッファの空き領域の開始番地を示すポイン
タを前記ＣＰＵが読み取るバスサイクルで更新すること
を特徴とする共通バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816785A JPS61196349A (ja) | 1985-02-27 | 1985-02-27 | 共通バス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816785A JPS61196349A (ja) | 1985-02-27 | 1985-02-27 | 共通バス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196349A true JPS61196349A (ja) | 1986-08-30 |
| JPH0572619B2 JPH0572619B2 (ja) | 1993-10-12 |
Family
ID=12517840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3816785A Granted JPS61196349A (ja) | 1985-02-27 | 1985-02-27 | 共通バス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232461A (ja) * | 1988-03-14 | 1989-09-18 | Agency Of Ind Science & Technol | 並列処理制御装置 |
| JPH04314163A (ja) * | 1991-04-11 | 1992-11-05 | Nec Corp | バッファ管理方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831437A (ja) * | 1981-08-17 | 1983-02-24 | Toshiba Corp | デ−タ受信装置 |
| JPS5897944A (ja) * | 1981-12-07 | 1983-06-10 | Nec Corp | 複数マイクロプロセツサ間デ−タ転送方式 |
| JPS60116064A (ja) * | 1983-11-28 | 1985-06-22 | Mitsubishi Electric Corp | 分散処理プロセツサ−間通信方式 |
-
1985
- 1985-02-27 JP JP3816785A patent/JPS61196349A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831437A (ja) * | 1981-08-17 | 1983-02-24 | Toshiba Corp | デ−タ受信装置 |
| JPS5897944A (ja) * | 1981-12-07 | 1983-06-10 | Nec Corp | 複数マイクロプロセツサ間デ−タ転送方式 |
| JPS60116064A (ja) * | 1983-11-28 | 1985-06-22 | Mitsubishi Electric Corp | 分散処理プロセツサ−間通信方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232461A (ja) * | 1988-03-14 | 1989-09-18 | Agency Of Ind Science & Technol | 並列処理制御装置 |
| JPH0570867B2 (ja) * | 1988-03-14 | 1993-10-06 | Kogyo Gijutsuin | |
| JPH04314163A (ja) * | 1991-04-11 | 1992-11-05 | Nec Corp | バッファ管理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572619B2 (ja) | 1993-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |