JPH01232461A

JPH01232461A - 並列処理制御装置

Info

Publication number: JPH01232461A
Application number: JP63058492A
Authority: JP
Inventors: Hiroshi Sakai; 浩酒井; Shigeki Shibayama; 柴山　茂樹; Akihiko Nakase; 仲瀬　明彦
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1988-03-14
Filing date: 1988-03-14
Publication date: 1989-09-18
Also published as: JPH0570867B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、マルチプロセッサシステムにおける各要素
プロセッサからのアクセス要求に対し、処理すべきデー
タの格納位置情報を与える並列処理制御装置に関する。

（従来の技術）マルチプロセッサシステムでは、複数の要求時間を短縮
する方法とが有り、これらが分野に応じて使い分けられ
ている。

このうち、個々の要求を複数のプロセッサで共同して処
理する方法では、複数のプロセッサに接続可能な共仔メ
モリやマルチボート・ページメモリ（山中　護、　Ｍｕ
ｌｔｉｐｏｒｔ　Ｐａｇｅ−Ｍｅｌｌｏｒｙ　ＡｒＣＩ
Ｉｔｃ’Ｃｔｕｒｃ　ａｎｄ　Ａ　Ｍｕｌｔｉｐｏｒｔ
　Ｄｌｓｋ−Ｃａｃｈｅ　Ｓｙｓｔｅｍ　、　ＮｅｗＧ
ｅｎｅｒａｔｉｏｎ　Ｃｏｍｐｕｔｉｎｇ　２．１９８
４年）などを用いて、各プロセッサからデータの格納位
置を指定して、その場所に格納されているデータの参照
及びその場所へのデータの書込みを行なうようなシステ
ムか用いられる。

このような並列処理では、各プロセッサが記憶装置にア
クセスする場合に、それぞれのプロセッサがどのデータ
の処理を担当すべきかを調停する処理が必要で、この処
理がシステムの性能向上を図る上でのネックとなってい
る。例えば、第５図に示すように、記憶装置１に従業員
番号と従業員の氏名の組がデータとして格納されており
、「そ決まった大きさのページに格納されているものと
する。このノμ合、各プロセッサＰｌ＝Ｐｎは、記憶装
置から従業Ｆｓ　Ｍ号と従業員の氏名の組を格納したペ
ージを読込み、その中に含まれるデータのそれぞれにつ
いて、従業員番号が条件に等しいかどうかを検査する訳
であるが、あるページを何台かのプロセッサで重複して
読込んだり、逆にどのプロセッサからも読込まれないペ
ージがあっては、正しい結果がｉすられない。そこで、
全てのページは、いずれかのプロセッサにより、必ず１
回たけ読込むということを保障する必要がある。

これを保障する手段として従来から知られている方法に
は次の２つの方法がある。

第１の方法は、個々のプロセッサが担当するページを処
理にかかる前に予め決定しておく方法である。例えばプ
ロセッサ台数をｎとすると、各ページに０から始まる通
し番号をつけたとして、第１（ｉ−０，１，・・・、ｎ
−１）番目のプロセッサには、通し番号をｎて割った余
りが（ｉ−１）に等しいべてプロセッサの台数を変更で
きないこと、データによって処理負荷の異なる場合、プ
ロセッサによって処理時間にばら２きを生じ、全体の処
理時間は最も負荷の重い処理をしたプロセッサの処理時
間となってしまうことなどの短所がある。

これに対し、第２の方法は、各プロセッサからアクセス
可能な共有メモリを使用し、そこに各プロセッサ間で共
通に参照すべき情報を格納する方法である。例えば、共
有メモリの上に、次に記憶装置から読込むべきページの
格納位置を格納しておく。そして、各プロセッサは、そ
の位置にあるデータを、記憶装置から読込むとともに、
格納位置の値を次に読込むべきページの格納位置に更新
する。この方式では、各プロセッサは、ひとつのページ
の処理を終了したものから順に、次のページの処理を行
なうことができる。そのため、処理途中でのプロセッサ
の追加、削減が可能で、しかも、プロセッサ間の処理時
間のばらつきを小さくすることができ、全体の処理時間
の短縮が望める。

プロセッサが参照したり、書替えたりしないようにする
必要がある。このような処理を、ここでは同期処理と呼
ぶことにすると、共有メモリを用い　−た同期処理の欠
点は、同期処理は排他的に行なういという点に有る。ま
た、第６図に示すように、データ処理装置による本来の
ページ人出力の時間をＴ１それに必要な同期処理の時間
をｘＴとすると、同期処理の部分は、１台のプロセッサ
しか動作できないため、同期処理の時間が長い程、プロ
セッサ台数を増やしても並列度は上がらないという欠点
がある。

（発明が解決しようとする課題）このように、従来の共有メモリを用いたマルチプロセッ
サによる並列処理では、記憶装置に格納されているデー
タを、各プロセッサで処理を分ルチプロセッサシステム
の処理効率の向上に寄与１禮得る並列処理制御装置を提
供することを目的とする。

［発明の構成コ（課題を解決するための手段）本発明に係る並列処理制御装置は、複数の要素プロセッ
サを含むマルチプロセッサシステムに接続され、アクセ
ス要求の出力された前記要素プロセッサに対し、処理す
べきデータの格納位置情報を与える並列処理制御装置で
あり、次にアクセス要求があったときに出力する前記処
理すべきデータの格納位置情報を記憶する記憶手段と、
前記要素プロセッサからのアクセス要求に応答して前記
処理すべきデータの格納位置情報を読出すのに伴い、前
記処理すべきデータの格納位置情報を更新する更新手段
とを具備している。

（作用）本発明によれば、前記要素プロセッサからのアクセス要
求に応答して前記処理すべきデータの格納位置情報を読
出すのに伴って、前記更新手段が、前記処理すべきデー
タの格納位置情報を更新水に応答できる。従って、本発
明によれば、上記格納位置情報の書替え時間の分だけ同
期処理が高速化され、マルチプロセッサシステムの処理
効率の向上に寄り、することになる。

（実施例）以下、図面に基づいて本発明の実施例について説明する
。

第１図は本発明の一実施例に係る並列処理制御装置の構
成を示す図である。この並列処理制御装置１０は、４つ
の要素プロセッサＰＩ、Ｐ２゜Ｐ３．Ｐ４と接続され、
これら４つの要素プロセッサＰｉ−Ｐ４を制御するもの
で、入力レジスタ１１１〜１１４と、制御メモリ１２と
、４つの加算器１３１〜１３４と、記憶部１４と、出力
レジスタ１５１〜１５４とにより（１■成されている。

即ち、各要素プロセッサＰＩ−Ｐ４から出力サレるアク
セス要求信号は、アクセス要求時は“１″、その他は“
０”となる１ビツトの信号で、それぞれに対応した入力
ボートｌｌ〜Ｉ４を介し第２図に示すような入力対出力
の関係を持つテーブルである。即ち、出力Ｍｌは、１ビ
ツトの出力で、プロセッサＰ１がアクセス要求を出して
いる時“１”、それ以外の時“０”となる。出力Ｍ２は
、２ビツトの出力で、プロセッサＰＩ、Ｐ２のうちアク
セス要求を出しているプロセッサの台数を示している。

出力Ｍ３は、２ビツトの出力で、プロセッサＰＩ、Ｐ２
．Ｐ３のうちアクセス要求を出しているプロセッサの台
数を示している。出力Ｍ４は、３ビツトの出力で、プロ
セッサＰＬ。

Ｐ２．Ｐ３．Ｐ４のうちアクセス要求を出しているプロ
セッサの台数を示している。これら制御メモリ１２の出
力Ｍ１〜Ｍ４は、加算器１３１〜１３４の一方の入力に
与えられている。加算器１３４は、次に処理すべきデー
タの格納番地の更新手段となるもので、その出力は、記
憶部１４に入力され、記憶部１４の内容を更新する。記
憶部１４は、１６ビツトのレジスタで、処理すべきデー
タの格納番地が格納されている。この記憶部１４の出力
は、出力レジスタ１５１及び出カポ−１３３からの出力
は、出力レジスタ１５２゜１５３．１５４にそれぞれ与
えられ、更に出力ボート０２，０３，０４をそ゛れぞれ
介してプロセッサＰ２．Ｐ３．Ｐ４に出力されている。

即ち、出力ポート０１には記憶部１４の内容がそのまま
出力さ°れるので、プロセッサＰ１は、他のプロセッサ
Ｐ２〜Ｐ４がアクセス要求を出しているか否かに拘らず
、常に記憶部１４が指す番地のデータの処理をすること
になる。

また、出力ポート０２には、加豹器１３１にょり記憶部
１４の内容と制御メモリ１２の出力Ｍ１とを加算した結
果が出力されるので、プロセッサＰ２は、プロセッサＰ
１がアクセス要求を同時に出した時は記憶部１４の内容
＋１番地のデータを処理し、その他の場合には記憶部１
４の内容が指す番地のデータを処理する。

出力ポート０３には、加算器１３２により記憶部１４の
内容と制御メモリ１２の出力Ｍ２とを加算した結果が出
力されるので、プロセッサＰ３は、プロセッサＰ１及び
Ｐ２のうち、同時にアクセスとを加算した結果が出力さ
れるので、プロセッサＰ４は、プロセッサＰＬ、Ｐ２及
びＰ３のうち、同時にアクセス要求を出°力しているプ
ロセッサの。

台数を、記憶部１４の内容に加算した番地のデータを処
理する。

そして、記憶部１４には、制御メモリ１２の出力Ｍ４、
即ちプロセッサＰＬ乃至Ｐ４のうち、アクセス要求を出
力しているプロセッサ台数が現在の記憶内容に加算され
て新たに格納される。これにより、記憶部１４の内容が
更新される。

この並列処理制御装置を用いた場合につき、各プロセッ
サが記憶装置に格納されているデータを漏れなく読込む
場合の処理フローの例を第３図に示す。この例では、各
プロセッサは、処理すべきデータの個数を知っており、
このデータの個数と、並列処理制御装置の出力ポートか
ら得た内容（ＳＬ、Ｓ２）との大小を判定して（Ｓ３）
、処理すべきデータのがまだあるのかどうかを判定し、
処理すべきデータがある場合には、データの読込同期処
理を含めた総合的な記憶装置へのアクセスを高速化でき
る。

第４図に本発明の他の実施例を示す。

この並列処理制御装置２０は、４台の要素プロセッサＰ
１〜Ｐ４と、共有バス３０を介して接続されている。

並列処理制御装置２０は、インターフェース回路２１と
、アドレス選択回路２２、記憶部２３及び加算器２４と
が内部バス２５を介して接続された構成となっている。

処理すべきデータの格納位置を記憶する記憶部２３は、
レジスタファイルで構成されており、各レジスタには共
有バス３０上の異なるアドレスが割当てられている。従
って、並列に処理すべきデータの集まりが種々ある場合
に、それぞれのデータの集まりについて、次に処理すべ
きデータの格納位置を記憶することができる。

要素プロセッサからのアクセス要求は、処理したいデー
タの格納位置を記憶しているレジスタフ７゜即ち、ある
７０セツ′７Ｐ１かやル己鐙、都２づ−Ｃ。

あるレジスタファイル内のレジスタに対して読出し要求
を発すると、そのレジスタの内容は、まず、並列処理制
御装置２０の内部バス２５を介してインターフェース回
路２１に送られ、更に共有バス３０を介して読出し要求
を出したプロセッサＰＬに送られる。それと同時に、並
列処理１１制御装置２０の内部バス２５を介して加算器
２４にレジスタの内容が送られ、加算器２４で１を加え
た結果を、再び同じレジスタに格納するように制御する
。

本実施例では、加算器２４が次の処理すべきデータの格
納番地の更新手段であり、この加算器２４による加算動
作によって同期処理を高速化させることができる。

また、この実施例では、共有バス３０を介して並列処理
制御装置２０と各要素プロセッサＰ１〜Ｐ４とを結合し
ているため、図示しない調停手段の働きにより、２つ以
上のアクセス要求が同時に並列処理制御装置に到着する
ことはない。従って、アクセス要求に対応する読出しの
サイクル内で、１の実施例と比較して、プロセッサから
同時にアクセス要求を出せない欠点を有しているが、実
現に要するハードウェア量の点で格段に有利である。

また、共有メモリを使用した同期処理と比較して要素プ
ロセッサからの排他制御が必要ないので、同期処理に要
する時間を短くできる。

［発明の効果］以上述べたように、本発明によれば、要素プロセッサが
処理すべきデータの格納位置情報を読出すのに伴って、
前記更新手段が、前記処理すべきデータの格納位置情報
を更新するので、従来のように格納位置情報の書替え時
間を必要とせず、その分だけ同期処理が高速化される。

このため、マルチプロセッサシステムの処理効率の向上
に寄与することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る並列処理制御装置を用
いた並列処理システムのブロック図、第２図は同並列処
理制御装置における制御メモリの　−１・・・記憶装置
、１０．２０・・・並列処理制御装置、１１１〜１１４
・・・入力レジスタ、１２・・・制御メモリ、１３１〜
１３４．２４・・・加算器、１４．２３・・・記憶部、
１４１〜１５４・・・出力レジスタ、２１・・・インタ
フェース回路、２２・・・アドレス選択回路、２５・・
・内部バス、３０・・・共有バス、ＰＩ〜Ｐ４・・・要
素プロセッサ。出願人　工業技術院長　飯塚幸三筆２図筐３図

Claims

【特許請求の範囲】

複数の要素プロセッサを含むマルチプロセッサシステム
に接続され、アクセス要求の出力された前記要素プロセ
ッサに対し、処理すべきデータの格納位置情報を与える
並列処理制御装置であって、次にアクセス要求があった
ときに出力する前記処理すべきデータの格納位置情報を
記憶する記憶手段と、前記要素プロセッサからのアクセ
ス要求に応答して前記処理すべきデータの格納位置情報
を読出すのに伴い、前記処理すべきデータの格納位置情
報を更新する更新手段とを具備したことを特徴とする並
列処理制御装置。