JPH04112225A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH04112225A JPH04112225A JP2232130A JP23213090A JPH04112225A JP H04112225 A JPH04112225 A JP H04112225A JP 2232130 A JP2232130 A JP 2232130A JP 23213090 A JP23213090 A JP 23213090A JP H04112225 A JPH04112225 A JP H04112225A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- arithmetic
- result
- calculation
- expected value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多数決回路を内蔵した集積回路装置に関する
。
。
従来、この種の集積回路装置として、第２図に示すよう
に、３つの演算回路８と、多数決回路７とから構成され
たものがある。
に、３つの演算回路８と、多数決回路７とから構成され
たものがある。
この集積回路の動作を簡単に説明する。入力端子１１か
らの入力ｆ （Ａ）が、３つの演算回路８に入力される
と、これら演算回路８は、入力した入力ｆ （Ａ）に対
し同じ演算Ｇを実行し、その演算結果Ｇ −ｆ （Ａ）
を出力する。多数決回路７は、それぞれの演算回路８の
演算結果を取込み、これら演算結果が全て一致している
時、または演算回路８の１つだけが異なった演算結果を
出力した時は、残りの２つの演算結果をこの集積回路装
置の処理結果として出力端子１２に出力している。
らの入力ｆ （Ａ）が、３つの演算回路８に入力される
と、これら演算回路８は、入力した入力ｆ （Ａ）に対
し同じ演算Ｇを実行し、その演算結果Ｇ −ｆ （Ａ）
を出力する。多数決回路７は、それぞれの演算回路８の
演算結果を取込み、これら演算結果が全て一致している
時、または演算回路８の１つだけが異なった演算結果を
出力した時は、残りの２つの演算結果をこの集積回路装
置の処理結果として出力端子１２に出力している。
上述した従来の集積回路装置は、演算回路８の各演算結
果が全て異なっていると、その中に正しい演算結果が存
在しても、その正しい演算も、何も出力しない状態にな
る。また、同じ間違った演算結果が２個の演算回路８か
ら出力され、残りの１つの演算回路８が正しい演算結果
を出力しても、間違った演算結果を出力することになる
。更に演算回路８を、３つ使用している事から故障率も
高くなり集積回路装置としての動作をしなくなるという
欠点がある。
果が全て異なっていると、その中に正しい演算結果が存
在しても、その正しい演算も、何も出力しない状態にな
る。また、同じ間違った演算結果が２個の演算回路８か
ら出力され、残りの１つの演算回路８が正しい演算結果
を出力しても、間違った演算結果を出力することになる
。更に演算回路８を、３つ使用している事から故障率も
高くなり集積回路装置としての動作をしなくなるという
欠点がある。
本発明の目的は、このような欠点を除き、正しい演算結
果を出力できるようにした集積回路装置を提供すること
にある。
果を出力できるようにした集積回路装置を提供すること
にある。
本発明の集積回路装置の構成は、２つの演算回路と、こ
れら演算回路の演算結果を比較する比較回路と、この比
較回路の比較結果が不一致の場合に正しい演算を行って
いる演算回路を、期待値を持ったデータテーブルと対比
して判定する判定回路とを備えることを特徴とする。
れら演算回路の演算結果を比較する比較回路と、この比
較回路の比較結果が不一致の場合に正しい演算を行って
いる演算回路を、期待値を持ったデータテーブルと対比
して判定する判定回路とを備えることを特徴とする。
次に本発明について図面を参照して説明する。
第１図に本発明の一実施例のブロック図である。演算器
１は、演算回路２と演算回路３とで構成されている。演
算器１には、入力端子１１がら入力ｆ （Ａ）が入力さ
れ、入力された入力ｆ （Ａ）は、演算器１の演算回路
２および演算回路３にそれぞれ入力される。これら演算
回路２，３は同じ演算Ｇを実行するが、これら演算回路
２，３はそれぞれ独立しているのでノイズ等の外乱及び
故障により演算結果が異なる場合があり、各演算回路２
．３の演算結果が異なる場合かあり、各演算回路２．３
の演算結果をを比較回路４に入力される。
１は、演算回路２と演算回路３とで構成されている。演
算器１には、入力端子１１がら入力ｆ （Ａ）が入力さ
れ、入力された入力ｆ （Ａ）は、演算器１の演算回路
２および演算回路３にそれぞれ入力される。これら演算
回路２，３は同じ演算Ｇを実行するが、これら演算回路
２，３はそれぞれ独立しているのでノイズ等の外乱及び
故障により演算結果が異なる場合があり、各演算回路２
．３の演算結果が異なる場合かあり、各演算回路２．３
の演算結果をを比較回路４に入力される。
比較回路４は、演算回路２．３の演算結果を比較し、比
較した結果、これらが一致している場合は、いずれか一
方の演算結果をこの集積回路装置の処理結果として外部
に出力すると共に、判定回路５に動作不要という信号を
出力する。しかし、比較結果が一致していない場合は判
定回路５に動作するように信号を判定回路５に出力する
と共に、判定回路５から処理終了を知らせる信号及び演
算回路２が正しい演算結果を出しているのか、演算回路
３が正しい演算結果を正しているのかの判定結果（以下
判定結果という）が戻って来るまでは、演算結果の出力
は中止している。処理終了を知らせる信号及び判定結果
が判定回路５から比較回路４へ出力され、比較回路４が
その信号を受は取ると比較回路４は、比較動作を中止し
、判定回路５が正しい演算を行っていると判定した方の
演算回路の演算結果をこの集積回路装置の処理結果とし
て出力端子１２に出力する。
較した結果、これらが一致している場合は、いずれか一
方の演算結果をこの集積回路装置の処理結果として外部
に出力すると共に、判定回路５に動作不要という信号を
出力する。しかし、比較結果が一致していない場合は判
定回路５に動作するように信号を判定回路５に出力する
と共に、判定回路５から処理終了を知らせる信号及び演
算回路２が正しい演算結果を出しているのか、演算回路
３が正しい演算結果を正しているのかの判定結果（以下
判定結果という）が戻って来るまでは、演算結果の出力
は中止している。処理終了を知らせる信号及び判定結果
が判定回路５から比較回路４へ出力され、比較回路４が
その信号を受は取ると比較回路４は、比較動作を中止し
、判定回路５が正しい演算を行っていると判定した方の
演算回路の演算結果をこの集積回路装置の処理結果とし
て出力端子１２に出力する。
判定回路５は、比較回路４から動作するように信号が出
力したのを受けて動作をしているのではなく、入力ｆ
（Ａ）が演算器１に入力されると同時に、データテーブ
ル６から期待値を呼出し、判定回路５の中に期待値を取
込む。この期待値を取込み終えるころには、演算回路２
．３の演算は終了しているので、演算回路２，３の演算
結果を、判定回路５に取込み、期待値と比較を行う。こ
の比較回路４から動作するようにという指令信号が判定
回路５に出力されないかぎり、判定結果及び処理終了信
号は、判定回路５から比較回路４に出力されない。比較
回路４からの指令信号が出た時は、判定回路５の中の一
連の処理が終了した時点であり、判定結果及び、処理終
了信号を比較回路４に出力する。
力したのを受けて動作をしているのではなく、入力ｆ
（Ａ）が演算器１に入力されると同時に、データテーブ
ル６から期待値を呼出し、判定回路５の中に期待値を取
込む。この期待値を取込み終えるころには、演算回路２
．３の演算は終了しているので、演算回路２，３の演算
結果を、判定回路５に取込み、期待値と比較を行う。こ
の比較回路４から動作するようにという指令信号が判定
回路５に出力されないかぎり、判定結果及び処理終了信
号は、判定回路５から比較回路４に出力されない。比較
回路４からの指令信号が出た時は、判定回路５の中の一
連の処理が終了した時点であり、判定結果及び、処理終
了信号を比較回路４に出力する。
以上説明したように本発明は、期待値をもっているデー
タテーブルと判定回路とを設け、各演算回路が間違った
演算結果を出力しても判定回路で判定を行い、常に正し
い演算結果をこの集積回路装置の処理結果として出力で
きるという効果かある。また、いずれかの演算回路が故
障しても、残りの演算回路が、正しい演算結果を出力し
ているかぎり、この集積回路装置は、動作可能であり、
さらに従来の集積回路装置に比べると演算回路が１つ少
なくなっているという事から、故障率も小さいという効
果がある。
タテーブルと判定回路とを設け、各演算回路が間違った
演算結果を出力しても判定回路で判定を行い、常に正し
い演算結果をこの集積回路装置の処理結果として出力で
きるという効果かある。また、いずれかの演算回路が故
障しても、残りの演算回路が、正しい演算結果を出力し
ているかぎり、この集積回路装置は、動作可能であり、
さらに従来の集積回路装置に比べると演算回路が１つ少
なくなっているという事から、故障率も小さいという効
果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の多数決装置の一例のブロック図である。 １・・・演算器、２．３．８・・・演算回路、４・・・
比較回路、５・・・判定回路、６・・・データテーブル
、７・・・多数決回路、１１・・・入力端子、１２・・
・出力端子。
従来の多数決装置の一例のブロック図である。 １・・・演算器、２．３．８・・・演算回路、４・・・
比較回路、５・・・判定回路、６・・・データテーブル
、７・・・多数決回路、１１・・・入力端子、１２・・
・出力端子。
Claims (1)
- ２つの演算回路と、これら演算回路の演算結果を比較す
る比較回路と、この比較回路の比較結果が不一致の場合
に正しい演算を行つている演算回路を、期待値を持った
データテーブルと対比して判定する判定回路とを備える
ことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232130A JPH04112225A (ja) | 1990-08-31 | 1990-08-31 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232130A JPH04112225A (ja) | 1990-08-31 | 1990-08-31 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04112225A true JPH04112225A (ja) | 1992-04-14 |
Family
ID=16934471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232130A Pending JPH04112225A (ja) | 1990-08-31 | 1990-08-31 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04112225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170009362A (ko) * | 2015-07-16 | 2017-01-25 | 엘에스산전 주식회사 | 전력 제어용 스위칭 소자의 구동회로 |
-
1990
- 1990-08-31 JP JP2232130A patent/JPH04112225A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170009362A (ko) * | 2015-07-16 | 2017-01-25 | 엘에스산전 주식회사 | 전력 제어용 스위칭 소자의 구동회로 |
| JP2017028990A (ja) * | 2015-07-16 | 2017-02-02 | エルエス産電株式会社Lsis Co., Ltd. | 電力制御用スイッチング素子の駆動回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4049957A (en) | Dual computer system | |
| JPH04112225A (ja) | 集積回路装置 | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| JPS5875239A (ja) | 端末装置接続方式 | |
| JPH05204692A (ja) | 情報処理装置の故障検出・切離方式 | |
| JP4469106B2 (ja) | Ｃｐｕ異常監視装置 | |
| JPH05160759A (ja) | 切替制御方式 | |
| JP2725680B2 (ja) | バス異常検出回路 | |
| JPS5827247A (ja) | 論理装置 | |
| JP2677084B2 (ja) | エラー検出機能付交番信号回路 | |
| JPS62284438A (ja) | ロツクドプロセツサ方式 | |
| JPS61134846A (ja) | 電子計算機システム | |
| JPS5827246A (ja) | 論理装置 | |
| JP2685959B2 (ja) | デジタル値チャタリング判定装置 | |
| JPH052254U (ja) | マイクロプロセツサ装置 | |
| JPH0512172A (ja) | マイクロコンピユータ | |
| JPH0573352A (ja) | 情報処理装置 | |
| JPH01201762A (ja) | マイクロコンピュータ | |
| JP2001325870A (ja) | 制御信号の入力回路 | |
| JP2000163275A (ja) | 同期フラグ合わせ回路及びその同期フラグ合わせ方法 | |
| JPH0573360A (ja) | ウオツチドツグ・タイマ | |
| JPH0485683A (ja) | マイクロプロセッサ | |
| JPH01321539A (ja) | バスコネクタ接続状態チェック回路 | |
| JPH056627U (ja) | タイマ装置 | |
| JPS59178536A (ja) | 複数デ−タの零値判定方式 |