JPH0485683A

JPH0485683A - マイクロプロセッサ

Info

Publication number: JPH0485683A
Application number: JP2201843A
Authority: JP
Inventors: Shuichi Amako; 尼子　衆一
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-30
Filing date: 1990-07-30
Publication date: 1992-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野」本発明は中間り、ベル入力の検出機能を備λたマイクロ
プロセッサに関する。

［従来の技術］従来のマイクロプロセッサについて、ＲＥＡＤＹ入力を
例にとって説明する。第４図に示すように、動作の基準
となるクロック人力２と、バス管号イクルの延長等を制
御するＲ　Ｅ　Ａ　Ｄ　Ｙ入力１とは、マイクロプロセ
ッサ４のフリップフロップ３に入力される。このフリッ
プフロップ３はＲＥＡＤＹ入力をランプルするものであ
り、その出力である内部ＲＥ　Ａ　ＴＸ）　Ｙ信号５を
マイクロプロセッサ４の内部回路に与える。

このように構成されたマイクロプロセッサにおいＣは、
第５図（ａ）に示すように、ＲＥＡＤＹ入力号ンブル用
フリップフロップ３のサンプル時の入力レベル、即ちク
ロック人力２がオンしたときのＲＥ　Ａ　Ｄ　Ｙ入力１
が、第５図（ｂ）に示すように、中間電位であった場合
は、第５図（ｅ）に７Ｊ＜ずように、フリップフロップ
３の出力、即ち内部ＲＥ　Ａ　ｌ）　Ｙ信号５が中間電
位となり、マイクロプロセッサの誤動作の原因となる場
合がある。

また、１−ステリシス特性をもつ入力回路を使用した場
合も、内部回路が入力回路出力の変化中に発生する中間
レベルをとらえた場合にマイクロプロセッサの誤動作の
原因となる場合がある。

［発明が解決しようとする課題］上述のごとく、この従来のマイクロプロセッサにおいて
は、外部入力サンプル用フリップフロップ３の入力に関
して、外部入力のサンプル時の入力電位が中間電位であ
る場合は、フリップフロップ３の出力、即ち内部ＲＥＡ
ＤＹ信号５が中間電位となり、マイクロプロセッサの誤
動作の原因となるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
外部信号入力端子に中間電位が入力された場合の誤動作
を防止することができるマイクロプロセッサを提供する
ことを目的とする。

［課題を解決するための手段］本発明に係るマイクロプロセッサは、外部からの入力段
に接続されスレッシュホールド・レベルが相互に異なる
複数のフリップフロップと、各フリップフロップの出力
を比較演算して排他的論理和をとる比較演算回路とを有
する。

また、本発明に係る他のマイクロプロセッサは、外部か
らの入力段に接続されスレッシュホールド・レベルが相
互に異なる複数のバッファと、これらのバッファの出力
が夫々入力される複数のフリップフロップと、各フリッ
プフロップの出力を比較演算して排他的論理和をとる比
較演算回路とを有する０［作用コ本発明においては、スレッシュホールド会レベルが相互
に異なる複数のフリップフロップ又はスレッシュホール
ド・レベルが相互に異なる複数のバッファ及び複数のフ
リップフロップが外部からの入力段に接続されている。

このため、中間レベル入力があった場合には、一部のフ
リップフロップがハイ状態になり、他のフリップフロッ
プは中間状態又はロウ状態になる。このため、比較演算
回路が各フリップフロップの出力を比較演算してその排
他的論理和をとると、その出力からは、中間レベル入力
がない場合と異なるものが得られる。

これにより、内部回路に中間レベルの入力があったこと
を検出することができる。

［実施例コ次に、本発明の実施例について添付の図面を参照して説
明する。本実施例はＲＥＡＤＹ入力を例にとって説明す
る。

第１図は本発明の第１の実施例に係るマイクロプロセッ
サのブロック図、第２図はそのタイミングチャート図で
ある。

外部から入力されるＲＥＡＤＹ入力１とクロック人力２
とは夫々スレッシュホールド会レベルが相互に異なる３
個のフリップフロップ３．６．７に入力される。このＲ
ＥＡＤＹ入力サンプル用フリップフロップ８は高いスレ
ッシュホールドを有し、ＲＥＡＤＹ入力サンプル用フリ
ップフロップ７は低いスレッシュホールドを有する。中
間のスレッシュホールド・レベルをもつフリップフロッ
プ３の出力Ｑｏは内部ＲＥＡＤＹ信号５としてマイクロ
プロセッサ４の内部回路へ与えられる。他のフリップフ
ロップ８．７の出力Ｑ、、Ｑ２はＸＯＲ回路１４に入力
され、ＸＯＲ回路１４において排他的論理和がとられて
その論理値が中間レベル検出信号８としてマイクロプロ
セッサ４の内部回路に与えられる。

下記第１表はフリップ２０ツブ３，８．７のスレッシュ
ホールド値を夫々２．５Ｖ、　　３．５Ｖ、　　１．５
■とした場合のＲＥＡＤＹ入力１の電位と、フリップフ
ロップ３．Ｅ！、７の出力ＱＯ，Ｑｌ、Ｑ２と、ＸＯＲ
回路１２の出力信号８　（Ｑｌ　＋０２　）とを示す真
理値表である。

第１表但し７、Ｈはハイ状態１．Ｍは中間状態、１７、は１゛
λつ状態を示す。

このように構成されたマイクロプロセツサにおい“ζは
、第１表に丞すよ・うに、内部ＲＥ　Ａ　ｌ）　Ｙ　４
ｆｆ１号５（出力Ｑ、ｌ）が中間電位となる場合を含む
形で中間１．・ベル入力検出イハシ！；８がハイ命Ｌ・
ベルとなる。この中間レベル入力検出伝号８を監視゛４
ることにより、中間電位が入力された場合には、この検
出信号８が１〜■になＺ・ことによりこれを検出するこ
とができる。これに、Ｊす、マイク１ブゾＩ″Ｉセツザ
の誤動作を防止できる。。

第４図は４．発明の第２の実施例に係るマイク０プロセ
ツサを示す回路図である。本実施例の構成は外部からの
ＲＥ　Ａ　ｌ）　Ｙ入力がス１．／−）シュホールド参
レベルが異なる３個のバッファ９．１０．ｊ」ヲ紅で夫
々同一のスレッシ、ホールド１１１／ベルをもつ３個の
ＲＥ　Ａ　Ｄ　’ｉ’人力サンプル用フリップフロップ
３，１２．１３に入力される点が第１の実施例と異なる
。即ち、バッファ１０のス「・ツ／、フホ・・−ルドが
高＜、バッファ１１のスレッシ、ホ一ルドカ低い。バッ
ファ９のスレッシュホー・ルドは中間レベルである。

このように構成されたマイクロブ１ｊセツ・りにおいて
は、同一特性のソリツブ゛ノロツブ３．１２゜１３を使
用し、単純な構成のバラノア９，１０゜１１＋７．）４
Ｊ性を調整すること１′Ｓ′より、第１の実施例と同様
の効果を得ることができる。

「発明の効果」以−１−説明し、たように、本発明は外部信号入力端ｒ
にスレッシュホールド＋１Ｌ、ベルが相！ｆに異なる７
す、・、ブフロップ又はバッファを追加し、その出力の
耕地的論理和をとるので、外部信号入力端子に中間電位
が入力された場合、それを検出ず′るごとかでき、それ
による誤動作を防止することができるという効Ｗを奏“
づる。

また、Ｅステリシス特性をもつ入力回路に対ｌ、５でも
、その変化中の中間レベルが内部回路に伝播されること
にＪ、る誤動作を防止Ａ”ることができるとい・う効果
を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を小ずシリツク図、第２
図はそのタイミングチャ・−１・図、第３図は本発明の
第２の実施例を示すブロック図、第４図は従来のマイク
ロプロセツサのＲＥ　Ａ　Ｄ　Ｙ入力回路を示ナブロッ
ク図、第５図はそのタイミングチャート図である。１；Ｒ，ＥＡＤＹ′入ツバ　２；クロック入ツバ　：３
：ＲＥＡＩＩ入カザンゾル用ソリップフし〕ツブ、４、
；マイクロプロセラ号、５；内部ＲＥ　Ａ　［１）　Ｙ
イ：）号、６；ＲＥＡＤＹ入カサンプル用フリップソｌ
１ｌｉｆｆ−、ブ（スレッシュボールド高）　、７　；
　Ｒ，ＥＡｌ）Ｙ入力サンプル用フリップフロップ（ス
レッシュボールド低）、８；中間レベル入力検出信号、
９；バッファ（スレッシュホールド中）、１０；バッフ
ァ（スレッシュホールドＲ）ｉｌ；バッファ（スレッシ
、ホールド低＞、１２；ＲＥＡＤＹ入カウングル用フリ
ップフロップ、ｊ　３　；　ＲＥＡＩ）Ｙ入力サンプル
用フリップフロップ

Claims

【特許請求の範囲】

（１）外部からの入力段に接続されスレッシュホールド
・レベルが相互に異なる複数のフリップフロップと、各
フリップフロップの出力を比較演算して排他的論理和を
とる比較演算回路とを有することを特徴とするマイクロ
プロセッサ。
（２）外部からの入力段に接続されスレッシュホールド
・レベルが相互に異なる複数のバッファと、これらのバ
ッファの出力が夫々入力される複数のフリップフロップ
と、各フリップフロップの出力を比較演算して排他的論
理和をとる比較演算回路とを有することを特徴とするマ
イクロプロセッサ。