CN112688670A - 具有抗噪性和毛刺事件跟踪的去抖动电路 - Google Patents

Abstract

提供了用于从输入信号掩蔽或滤除毛刺的去抖动电路和方法。去抖动电路包括复位同步器电路和逻辑电路。复位同步器电路接收输入信号、在输入信号中检测毛刺并输出一个或多个复位同步器输出信号，一个或多个复位同步器输出信号具有指示检测到毛刺的第一复位同步器状态。逻辑电路接收一个或多个复位同步器输出信号，确定一个或多个复位同步器输出信号处于指示检测到毛刺的第一复位同步器状态，并且响应于确定一个或多个复位同步器输出信号处于第一复位同步器状态，将去抖动电路的输出信号保持处于去抖动电路的输出信号的当前状态。

Description

具有抗噪性和毛刺事件跟踪的去抖动电路

技术领域

本申请针对减轻和掩蔽毛刺(mask glitch)的去抖动电路。

背景技术

在微控制器和片上系统(SoC)应用以及其他应用中，走线和导线以及通过它们的信号容易受到外部和环境电噪声的影响。噪声可能破坏信号(可能是异步控制信号)，并在信号中引入错误。噪声可能在信号中间歇性地引入错误。

在电子设备中，可能发生毛刺，由此电子信号由于噪声或干扰而改变其电平。例如，逻辑1(激活、断言或高电平)的信号可能临时变为逻辑0(去激活、解除断言或低电平)。

发明内容

本文提供了滤除、掩蔽或减轻电子信号中的毛刺的去抖动电路。去抖动电路接收信号并输出具有经滤除、掩蔽或减轻的毛刺的输出信号。去抖动电路包括复位同步器电路，复位同步器电路接收信号并检测信号是否具有毛刺。当信号具有毛刺时，复位同步器电路输出具有第一状态的复位同步器输出信号，第一状态指示毛刺存在。去抖动电路包括逻辑，逻辑接收复位同步器输出信号并基于复位同步器输出信号来确定信号中存在毛刺。作为响应，逻辑将输出信号保持在其当前状态，从而防止毛刺影响输出信号。

当信号不具有毛刺时，复位同步器电路输出具有与信号的状态相对应的第二状态或第三状态的复位同步器输出信号。如果信号为逻辑0并且未检测到毛刺，则复位同步器输出信号具有第二状态，第二状态指示信号为逻辑0并且未检测到毛刺。如果信号是逻辑1并且未检测到毛刺，则复位同步器输出具有第三状态的信号，第三状态指示信号是逻辑1并且未检测到毛刺。

逻辑接收复位同步器输出信号。当复位同步器输出信号处于第二状态或第三状态时，逻辑确定未检测到毛刺。此外，输入信号的状态可以从复位同步器输出信号的状态中收集。即，当复位同步器输出信号处于第二状态时，逻辑确定信号为逻辑0并且逻辑将输出信号设置为逻辑0。当复位同步器输出信号处于第三状态时，逻辑确定信号为逻辑1并且逻辑将输出信号设置为逻辑1。

因此，在检测到毛刺的情况下，去抖动电路用于检测和掩蔽毛刺。当未检测到毛刺时，去抖动电路在不进行修改的情况下，将信号传递到输出。

附图说明

图1示出了去抖动电路的示意图。

图2A示出了去抖动电路的信号的时序图。

图2B示出了去抖动电路的信号的时序图。

图3示出了包括去抖动电路的系统的框图。

图4示出了用于减轻毛刺的方法的流程图。

具体实施方式

图1示出了去抖动电路100的示意图。去抖动电路100包括复位同步器电路101和逻辑电路106。复位同步器电路101包括第一复位同步器102和第二复位同步器104。第一复位同步器102包括第一锁存器108和第二锁存器110。第一锁存器108和第二锁存器110各自可以是置位复位(SR)触发器或延迟(D)触发器等。第二复位同步器104包括第三锁存器112和第四锁存器114，第三锁存器112和第四锁存器114各自可以是SR触发器或D触发器等。

逻辑电路106包括AND门116、OR门118、缓冲器119、多路复用器120和输出锁存器122。AND门116可以是任何类型的逻辑与数字设备，并且OR门118可以是任何类型的逻辑或数字设备。缓冲器119可以是可操作为延迟信号传输的任何类型的延迟元件。多路复用器120可以是任何类型的输入选择设备，并且输出锁存器122可以是SR触发器或D触发器等。

在第一复位同步器102中，第一锁存器108和第二锁存器110各自具有数据输入D、时钟输入＞、数据输出Q和复位输入RST。第一锁存器108的数据输出被耦合到第二锁存器110的数据输入。第一复位同步器102的数据输出取自第二锁存器110的数据输出。

在第二复位同步器104中，第三锁存器112和第四锁存器114各自具有数据输入D、时钟输入＞、数据输出Q和复位输入RST。第一锁存器112的数据输出被耦合到第二锁存器114的数据输入。第二复位同步器104的数据输出取自第二锁存器114的数据输出。

AND门116具有与第一同步器102的输出耦合的第一输入(即，非反相输入)。AND门116具有与第二复位同步器104的输出耦合的第二输入(即，反相输入)。AND门116也具有输出。OR门118具有与第一复位同步器102的输出耦合的第一输入以及与第二复位同步器104的输出耦合的第二输入。OR门118也具有输出。缓冲器119具有与AND门116的输出耦合的输入，并且缓冲器119具有输出。

多路复用器120具有第一数据输入、第二数据输入、选择输入和输出。多路复用器120的第二数据输入被耦合到缓冲器119的输出。多路复用器120的选择输入被耦合到OR门118的输出。

输出锁存器122具有数据输入D、时钟输入>、复位输入RST和数据输出Q。输出锁存器122的数据输入被耦合到多路复用器120的数据输出。输出锁存器122的数据输出被耦合到多路复用器120的第一数据输入。输出锁存器122的数据输出提供去抖动电路100的输出信号。输出锁存器122的复位输入(其是反相输入)被配置为接收系统复位信号，系统复位信号在去激活(或逻辑0)时将去抖动电路100复位。系统复位信号可以从去抖动电路100的控制器、向去抖动电路100提供输入的设备、或者接收去抖动电路100的输出的设备接收。

时钟信号(记为“CLK”)被提供给锁存器108、110、112、114、122的时钟输入。因此，时钟信号设置了去抖动电路100的定时操作。去抖动电路100的元件由相同的时钟信号驱动。锁存器108、110、112、114被时钟控制或是同步的，并且可以被边沿触发。尽管本文中锁存器108、110、112、114被描述为沿上升沿被触发，但是锁存器108、110、112、114可以以其他方式(例如，在时钟信号的下降沿上)被触发。

第一锁存器108和第三锁存器112的数据输入被配置为接收静态配置的数据输入，静态配置的数据输入可以根据惯例具有逻辑1或逻辑0的逻辑状态。在图1的去抖动电路100中，第一锁存器108和第三锁存器112的数据输入是逻辑1，但是，在备选实施例中，数据输入可以是逻辑0。锁存器108、110的复位输入为有效低电平，而锁存器112、114的复位输入为有效高电平。

首先在输入信号没有经历毛刺的稳定条件下描述去抖动电路100的操作，毛刺使得输入信号在状态之间(例如，瞬时)转换。在稳定条件期间，当输入信号是逻辑1时，第一复位同步器102不被复位，而第二复位同步器104被输入信号复位。因此，第一复位同步器102输出逻辑1的第一信号(记为“S₁”)。同时，因为第二复位同步器104被复位，所以第二复位同步器104输出逻辑0的第二信号(记为“S₂”)。相反，当输入信号为逻辑0时，第一复位同步器102被复位并且第一信号为逻辑0，而第二复位同步器104未被复位并且第二信号为逻辑1。

因此，在稳定条件期间，第一信号S₁和第二信号S₂指示输入信号，其中一个信号为逻辑1，而另一信号为逻辑0。当第一信号S₁为逻辑1并且第二信号S₂为逻辑0时，同步器102、104传送输入信号为逻辑1。相反，当第一信号为逻辑0而第二信号为逻辑1时，同步器102、104传送输入信号为逻辑0。

AND门116接收第一信号和第二信号，并且在稳定条件期间，输出具有与输入信号的状态匹配的状态的信号。由于AND门116的第二输入的反相，当第一信号为逻辑1而第二信号为逻辑0时，由AND门116输出的信号为逻辑1。当第一信号为逻辑0且第二信号为逻辑1时，由AND门116输出的信号为逻辑0。

在稳定条件期间并且在输入信号中不存在毛刺的情况下，OR门118将逻辑1输出到多路复用器120的选择输入，从而选择多路复用器120的第二数据输入。OR门118的输出处采用的毛刺跟踪信号是逻辑1，并且不指示存在毛刺。

多路复用器120在第二数据输入处接收AND门116的输出信号。AND门116的输出信号被缓冲器119延迟，以允许AND门116的输出信号在OR门的输出信号之后到达多路复用器120。多路复用器120在选择输入处接收毛刺跟踪信号的逻辑1，从而命令多路复用器120选择在第二数据输入处呈现的信号。多路复用器120输出AND门116的输出信号。如本文所述，在稳定条件期间，AND门116的输出信号与输入信号匹配。输出锁存器122接收由多路复用器120输出的信号，并且在时钟信号的随后上升沿处提供与所接收的信号的状态匹配的输出信号。因此，在稳定条件期间并且在稳态下，去抖动电路100的输出信号与去抖动电路100的输入信号匹配。

现在描述当输入信号经历使得其在状态之间转换的毛刺时，去抖动电路100的操作。当输入信号中发生毛刺时，输入信号瞬时地转换为相反或互补状态。同步器102、104向逻辑电路106发信号通知发生毛刺。而在稳定条件期间，同步器102、104中的一个输出逻辑1，而同步器102、104中的另一个输出逻辑0，当发生毛刺时，两个同步器102、104均输出逻辑0。

当输入信号最初具有逻辑“1”状态时，第一同步器102输出逻辑1，第二同步器104被复位并输出逻辑0。当发生毛刺并且输入信号转换为逻辑0时，作为响应，第一同步器102被复位。第一同步器102输出逻辑0。由于同步器102、104各自具有两个级联锁存器的事实，同步器102、104的输出在至少一个时钟周期内保持逻辑0。为了使得第一同步器102从逻辑0转换为逻辑1，需要两个上升沿；即，时钟信号的第一上升沿，逻辑1从第一锁存器108的数据输入传递到第二锁存器110的数据输入；以及第二上升沿，逻辑1从第二锁存器110的数据输入传递到第一同步器102的输出。第一同步器102中的锁存器108、110和第二同步器104中的锁存器112、114的级联确保第一同步器102和第二同步器104各自输出逻辑0，直到在发生毛刺时观察到时钟信号的至少两个上升沿。

当第一同步器102和第二同步器104均输出逻辑0时，OR门118的输出变为逻辑0。因此，多路复用器120不再选择并输出AND门116的输出。相反多路复用器120输出在多路复用器120的第一数据输入处呈现的信号。如本文所述，在第一数据输入处呈现的信号为从输出锁存器122反馈的当前输出信号。因此，多路复用器120将去抖动电路100的输出信号再循环，并且实际上将去抖动电路100的输出信号锁定到其当前状态，从而掩蔽毛刺。因此，输入信号中的毛刺不会被传递到输出信号。

当毛刺发生时，多路复用器120将AND门116的输出旁路。多路复用器120不再依赖于AND门116的输出，因此不再依赖于同步器102的输出信号来确定或传送输入信号的状态。当检测到毛刺时，去抖动电路100将输出信号保持在其当前状态。

当输入信号在时钟信号的两个上升沿内保持在相同状态时，去抖动电路100退出毛刺检测操作。响应于输入信号在时钟信号的两个上升沿内保持在相同状态，同步器102、104恢复为输出互补状态。当第一信号和第二信号(S₁、S₂)具有互补状态时，AND门116的输出传送输入信号。注意，由于边沿触发的锁存器的级联，AND门116的输出以至少一个时钟周期的延迟来传送输入信号的状态。此外，OR门118的输出是逻辑1。逻辑1输出使得多路复用器120选择并输出AND门116的输出，AND门116的输出表示输入信号的状态。输出锁存器122接收AND门116的输出，并且在时钟信号的一个上升沿(例如，一个时钟周期)之后，将输出信号的状态设置为输入信号的状态。

在去抖动电路100中，当未检测到毛刺时，同步器102、104进行操作，以分别输出具有互补状态的第一信号和第二信号(S₁、S₂)。当检测到毛刺时，同步器102、104输出具有逻辑0(或逻辑1，取决于常规或锁存器108、110、112、114的置位输入的使用)的相同状态的第一信号和第二信号(S₁、S₂)。当检测到毛刺时，同步器102、104在至少一个时钟周期内继续输出逻辑0。

当第一信号和第二信号(S₁、S₂)具有互补状态时，AND门116对来自第一信号和第二信号(S₁、S₂)的输入信号的状态进行解码。AND门116基于第一信号和第二信号(S₁、S₂)的状态来输出与输入信号具有相同状态的信号。

OR门118基于第一信号和第二信号(S₁、S₂)对同步器102、104是否检测到毛刺进行解码。OR门118输出指示毛刺是否已被同步器102、104检测的信号。

缓冲器119延迟AND门116的输出信号，并且使得OR门118和多路复用器120之间的路径比AND门116和多路复用器120之间的路径更快。缓冲器119进行操作来确保由OR门118提供的选择信号在由AND门116提供的对应数据信号之前到达多路复用器120。应当注意，在一个实施例中，可以放弃使用缓冲器119，有利于采用比AND门116和多路复用器120之间的路径更快的OR门118的输出与多路复用器120之间的路径。

多路复用器120接收AND门116和OR门118的输出以及去抖动电路100的输出信号。当多路复用器120接收到尚未检测到毛刺的指示时，多路复用器120进行操作，以传递从同步器102、104的输出进行解码的输入信号的状态。当多路复用器120接收到已检测到毛刺的指示时，多路复用器120进行操作，以锁定或再循环锁存器122的当前输出信号。输出锁存器122进行操作，以存储一个时钟周期内的输出信号，以供多路复用器120用于锁定或再循环当前输出信号。

图2A示出了去抖动电路100的信号的时序图200a。时钟信号202、输入信号204、输出信号206、毛刺跟踪信号208、第一信号S₁210和第二信号S₂ 212在时序图200a中示出。

在第一时序图200a中，在第一时间实例222处，输入信号204是逻辑1。对应地，第一信号210为逻辑1，第二信号212为逻辑0。第一信号210和第二信号212的状态传送输入信号的状态。在第二时间实例224处，毛刺发生，并且第一信号210转换为逻辑0并且在状态之间波动。结果，第一信号210转换为逻辑0。毛刺跟踪信号也转换为逻辑0，逻辑0指示发生毛刺。如本文所述，响应于第二时间实例224处的毛刺，第一信号210和第二信号212的状态(均为逻辑0)指示毛刺存在。去抖动电路100的输出信号206被锁定在其逻辑1的当前状态中。毛刺将被忽略，并且不会从输入信号204传递到输出信号206。

第一信号210保持逻辑0直到第三时间实例226。在第三时间实例226处，从毛刺的发生观察到时钟信号202的两个上升沿(至少一个时钟周期)。在第三时间实例226处，第一信号210转换返回逻辑1。

附加地，毛刺跟踪信号208在第三时间实例226处转换返回到逻辑1，从而指示输入信号206中的毛刺已结束。通过对毛刺跟踪信号208变为低电平或假设逻辑状态零的次数进行计数，毛刺发生的次数可以被计数。

图2B示出了针对去抖动电路100的信号的时序图200b。初始在第一时间实例228处，输入信号204是逻辑1。对应地，第一信号210为逻辑1，且第二信号212为逻辑0。输出信号206也是逻辑1。

在第二时间实例230处，输入信号204从逻辑1转换为逻辑0，并且随后不久发生第一毛刺，从而导致输入信号204在两个状态之间转换。该转换导致第一信号210转换为逻辑0，并且第一毛刺使得第二信号210在至少一个时钟周期内保持在逻辑0处。第一信号210和第二信号212的两个状态指示毛刺发生。毛刺跟踪信号208转换为逻辑0。去抖动电路输出信号206保持在第一毛刺发生之前的其先前状态处。

由于第一复位同步器102(其复位输入为低电平有效)的锁存器108、110被输入信号复位的事实，在输入信号204从逻辑1转换为逻辑0之后，第一信号210立即转换为逻辑0。同时，第二复位同步器104的锁存器112、114不再被复位。然而，由于锁存器112、114的级联，需要时钟信号202的两个上升沿，以使得在第三锁存器112的数据输入处提供的静态信号传播到第四锁存器114的数据输出，作为第二信号212。

注意，在每个复位同步器102、104中使用两个级联的锁存器确保了当毛刺发生时，存在期间第一信号210和第二信号212均为低电平的至少一个时钟周期。相反，如果在每个复位同步器102、104中使用一个而不是两个锁存器，则与时钟信号202的上升沿重合的毛刺可能不会被滤除并且可能被误认为是信号转换。与时钟信号202的上升沿重合的该毛刺然后将传播到复位同步器102、104的输出，从而传播到去抖动电路100的输出信号206。

类似地，使用三个级联的锁存器导致第一输出信号210和第二输出信号212在发生毛刺之后，恢复到互补状态需要时钟信号202的三个上升沿，而不是两个(或至少两个完整时钟周期而不是一个)。

在具有第一毛刺的转换之后，输入信号204稳定在逻辑0状态。例如，在第三时间实例232处，输入信号204处于逻辑0状态。但是，由于先前发生了第一毛刺，因此输出信号206是逻辑1。

在从第一毛刺的时钟信号202的两个上升沿之后，在第四时间实例234处，第二信号212转换为逻辑1，并且第一信号210保持在逻辑0。第一信号210和第二信号212的状态(分别为0和1的互补状态)指示未检测到毛刺，并且输入信号204的状态为逻辑0。

作为响应，在一个时钟周期之后，在第五时间实例236处，输出信号206转换为输入信号204的对应状态(逻辑0)。由于输出锁存器122的一个时钟周期延迟，该转变发生在时钟信号202的一个上升沿之后。

在第六时间实例238处，在输入信号204中发生第二毛刺。作为响应，第二信号212转换为逻辑0。因此，第一信号210和第二信号212共同指示第二毛刺的存在。毛刺跟踪信号208转换为指示检测到第二毛刺的逻辑0。去抖动电路100将输出信号204保持在第二毛刺发生之前其逻辑0状态，并且第二毛刺不会在输出信号206中传播。

在第二毛刺之后出现时钟信号202的两个上升沿的第七时间实例240处，第二信号212和毛刺跟踪信号208均转换回逻辑1。去抖动电路的输出信号206在第六时间实例238和第七时间实例240之间保持逻辑0。第二毛刺不会影响输出信号206。

图3示出了包括去抖动电路100的系统300的框图。系统300包括第一设备302和第二设备304以及去抖动电路100。第一设备302的输出被耦合到去抖动电路100(或其复位同步器电路101)的输入。第一设备302将输入信号发送到去抖动电路100。第二设备304的输入被耦合到去抖动电路100(或其逻辑电路106)的输出。第二设备304从去抖动电路100接收输出信号。

去抖动电路100从第一设备302接收输入信号，并将输出信号输出到第二设备304。输入信号可以包括如本文所述的毛刺。去抖动电路100将毛刺掩蔽，并将输出信号作为无毛刺信号输出到第二设备304。

第一设备302和第二设备304可以各自是处理器、控制器、微控制器、片上系统或存储器设备(例如，随机存取存储器(RAM)，或其元件、设备或组件)。去抖动电路100可以被用于减轻系统300的信号中的噪声、毛刺或瞬时变化，噪声、毛刺或瞬时变化可能由于在系统300的信号状态和环境电噪声改变时发生的机械抖动引起。去抖动电路100执行强健(robust)的电噪声过滤，同时减少系统300的逻辑并将开销最小化。

图4示出了用于减轻毛刺的方法400的流程图。在方法400中，去抖动电路的复位同步器电路在402处接收输入信号。在404处，复位同步器电路在输入信号中检测毛刺。响应于在输入信号中检测到毛刺，复位同步器电路在406处输出一个或多个复位同步器输出信号，一个或多个复位同步器输出信号具有指示检测到毛刺的第一复位同步器输出状态。

在408处，逻辑电路确定一个或多个复位同步器输出信号处于指示检测到毛刺的第一复位同步器输出状态。响应于确定一个或多个复位同步器输出信号处于第一复位同步器输出状态，在410处，逻辑电路将去抖动电路的输出信号保持在输出信号的当前状态。

上述各种实施例可以被组合来提供其他实施例。

可以根据以上详细描述对实施例进行这些和其他改变。通常，在所附权利要求书中，所使用的术语不应被解释为将权利要求书限制为说明书和权利要求书中公开的特定实施例，而是应解释为包括所有可能的实施例以及这样的权利要求所要求保护的等同物的全部范围。因此，权利要求不受公开内容的限制。

Claims (22)

1.一种去抖动电路，包括：

复位同步器电路，被配置为：

接收输入信号；

在所述输入信号中检测毛刺；以及

响应于在所述输入信号中检测到所述毛刺，输出一个或多个复位同步器信号，所述一个或多个复位同步器信号具有指示所述毛刺被检测到的第一复位同步器状态；以及

逻辑电路，被配置为：

接收所述一个或多个复位同步器信号；

确定所述一个或多个复位同步器信号处于指示所述毛刺被检测到的所述第一复位同步器状态；以及

响应于确定所述一个或多个复位同步器信号处于所述第一复位同步器状态，将所述去抖动电路的输出信号保持处于所述去抖动电路的所述输出信号的当前状态。

2.根据权利要求1所述的去抖动电路，其中所述复位同步器电路被配置为：

确定所述输入信号不包括所述毛刺；以及

响应于确定所述输入信号不包括所述毛刺，

当所述输入信号处于第一状态时，输出具有第二复位同步器状态的所述一个或多个复位同步器输出信号，所述第二复位同步器状态指示所述毛刺未被检测到并且所述输入信号处于所述第一状态；以及

当所述输入信号处于第二状态时，输出具有第三复位同步器状态的所述一个或多个复位同步器输出信号，所述第三复位同步器状态指示所述毛刺未被检测到并且所述输入信号处于所述第二状态。

3.根据权利要求2所述的去抖动电路，其中所述逻辑电路被配置为：

确定所述一个或多个复位同步器输出信号处于所述第二复位同步器状态；以及

响应于确定所述一个或多个复位同步器输出信号处于所述第二复位同步器状态，输出所述去抖动电路的处于所述第一状态的所述输出信号。

4.根据权利要求2所述的去抖动电路，其中所述逻辑电路被配置为：

确定所述一个或多个复位同步器输出信号处于所述第三复位同步器状态；以及

响应于确定所述一个或多个复位同步器输出信号处于所述第三复位同步器状态，输出所述去抖动电路的处于所述第二状态的所述输出信号。

5.根据权利要求1所述的去抖动电路，其中所述复位同步器电路包括：

第一复位同步器，具有为低电平有效并且被配置为接收所述输入信号的复位输入；以及

第二复位同步器，具有为高电平有效并且被配置为接收所述输入信号的复位输入。

6.根据权利要求5所述的去抖动电路，其中：

所述第一复位同步器包括被级联的第一锁存器和第二锁存器，其中所述第一锁存器和所述第二锁存器各自具有为低电平有效并且被配置为接收所述输入信号的复位输入；并且

所述第二复位同步器包括被级联的第三锁存器和第四锁存器，其中所述第三锁存器和所述第四锁存器各自具有为高电平有效并且被配置为接收所述输入信号的复位输入。

7.根据权利要求6所述的去抖动电路，其中：

所述第一锁存器具有被配置为接收第一状态的数据输入、被配置为接收时钟信号的时钟输入、以及数据输出；并且

所述第二锁存器具有与所述第一锁存器的所述数据输出耦合的数据输入、被配置为接收所述时钟信号的时钟输入、以及被配置为提供所述一个或多个复位同步器输出信号中的第一复位同步器输出信号的数据输出；

所述第三锁存器具有被配置为接收所述第一状态的数据输入、被配置为接收所述时钟信号的时钟输入、以及数据输出；并且

所述第四锁存器具有与所述第三锁存器的所述数据输出耦合的数据输入、被配置为接收所述时钟信号的时钟输入、以及被配置为提供所述一个或多个复位同步器输出信号中的第二复位同步器输出信号的数据输出。

8.根据权利要求1所述的去抖动电路，其中所述逻辑电路包括：

AND门，具有被配置为接收所述一个或多个复位同步器输出信号中的第一复位同步器输出信号的第一输入、被配置为接收所述一个或多个复位同步器输出信号中的第二复位同步器输出信号且是反相输入的第二输入、以及被配置为在所述毛刺未被检测到时，基于所述第一复位同步器输出信号和所述第二复位同步器输出信号来提供所述输入信号的确定状态的输出；以及

OR门，具有被配置为接收所述第一复位同步器输出信号的第一输入、被配置为接收所述第二复位同步器输出信号的第二输入、以及被配置为基于所述第一复位同步器输出信号和所述第二复位同步器输出信号来提供所述毛刺是否被检测到的指示的输出。

9.根据权利要求8所述的去抖动电路，其中所述逻辑电路包括：

多路复用器，具有被配置为接收所述输出信号的所述当前状态的第一数据输入、与所述AND门的所述输出耦合的第二数据输入、与所述OR门的所述输出耦合的选择输入、以及输出，其中所述多路复用器进行操作以用于：

当所述毛刺未被检测到时，在所述多路复用器的所述输出上输出所述输入信号的所述确定状态；以及

当所述毛刺被检测到时，在所述多路复用器的所述输出上输出所述输出信号的所述当前状态。

10.根据权利要求9所述的去抖动电路，其中所述逻辑电路包括：

输出锁存器，具有与所述多路复用器的所述输出耦合的数据输入、被配置为接收时钟信号的时钟输入、被配置为输出所述输出信号的数据输出、以及被配置为接收系统复位信号的复位输入，所述输出锁存器进行操作以存储所述输出信号的所述当前状态，以用于提供给所述多路复用器。

11.一种方法，包括：

由复位同步器电路接收输入信号；

由所述复位同步器电路在所述输入信号中检测毛刺；

响应于在所述输入信号中检测到所述毛刺，由所述复位同步器电路输出具有多个复位同步器状态中的第一复位同步器状态的一个或多个复位同步器输出信号，所述第一复位同步器状态指示所述毛刺被检测到；

由逻辑电路确定所述一个或多个复位同步器输出信号处于指示所述毛刺被检测到的所述第一复位同步器状态；以及

响应于确定所述一个或多个复位同步器输出信号处于所述第一复位同步器状态，由所述逻辑电路将所述去抖动电路的输出信号保持处于所述输出信号的当前状态。

12.根据权利要求11所述的方法，包括：

由所述复位同步器电路确定所述输入信号不包括所述毛刺；以及

响应于确定所述输入信号不包括所述毛刺，

当所述输入信号处于第一状态时，由所述复位同步器电路输出具有所述多个复位同步器状态中的第二复位同步器状态的所述一个或多个复位同步器输出信号，所述第二复位同步器状态指示所述毛刺未被检测到并且所述输入信号处于所述第一状态；以及

当所述输入信号处于第二状态时，由所述复位同步器电路输出具有所述多个复位同步器状态中的第三复位同步器状态的所述一个或多个复位同步器输出信号，所述第三复位同步器状态指示所述毛刺未被检测到并且所述输入信号处于所述第二状态。

13.根据权利要求12所述的方法，包括：

由所述逻辑电路确定所述一个或多个复位同步器输出信号处于所述第二复位同步器状态；以及

响应于确定所述一个或多个复位同步器输出信号处于所述第二复位同步器状态，由所述逻辑电路输出所述去抖动电路的处于所述第一状态的所述输出信号。

14.根据权利要求12所述的方法，包括：

由所述逻辑电路确定所述一个或多个复位同步器输出信号处于所述第三复位同步器状态；以及

响应于确定所述一个或多个复位同步器输出信号处于所述第三复位同步器状态，由所述逻辑电路输出所述去抖动电路的处于所述第二状态的所述输出信号。

15.一种系统，包括：

第一设备，被配置为发送输入信号；

与所述第一设备耦合的去抖动电路，包括：

复位同步器电路，被配置为：

接收所述输入信号；

在所述输入信号中检测毛刺；以及

响应于在所述输入信号中检测到所述毛刺，输出具有第一复位同步器状态的一个或多个复位同步器信号，所述第一复位同步器状态指示所述毛刺被检测到；以及

逻辑电路，被配置为：

接收所述一个或多个复位同步器信号；

确定所述一个或多个复位同步器信号处于指示所述毛刺被检测到的所述第一复位同步器状态；以及

响应于确定所述一个或多个复位同步器信号处于所述第一复位同步器状态，将所述去抖动电路的输出信号保持处于所述去抖动电路的所述输出信号的当前状态；以及

与所述去抖动电路耦合的第二设备，被配置为接收所述输出信号。

16.根据权利要求15所述的系统，其中所述复位同步器电路被配置为：

确定所述输入信号不包括所述毛刺；以及

响应于确定所述输入信号不包括所述毛刺，

当所述输入信号处于第一状态时，输出具有第二复位同步器状态的所述一个或多个复位同步器输出信号，所述第二复位同步器状态指示所述毛刺未被检测到并且所述输入信号处于所述第一状态；以及

当所述输入信号处于第二状态时，输出具有第三复位同步器状态的所述一个或多个复位同步器输出信号，所述第三复位同步器状态指示所述毛刺未被检测到并且所述输入信号处于所述第二状态。

17.根据权利要求16所述的系统，其中所述逻辑电路被配置为：

确定所述一个或多个复位同步器输出信号处于所述第二复位同步器状态；以及

响应于确定所述一个或多个复位同步器输出信号处于所述第二复位同步器状态，输出所述去抖动电路的处于所述第一状态的所述输出信号。

18.根据权利要求16所述的系统，其中所述逻辑电路被配置为：

确定所述一个或多个复位同步器输出信号处于所述第三复位同步器状态；以及

响应于确定所述一个或多个复位同步器输出信号处于所述第三复位同步器状态，输出所述去抖动电路的处于所述第二状态的所述输出信号。

19.根据权利要求15所述的系统，其中所述复位同步器电路包括：

第一复位同步器，包括：

第一锁存器，具有被配置为接收第一状态的数据输入、被配置为接收时钟信号的时钟输入、数据输出、以及被配置为接收所述输入信号的反相复位输入；以及

第二锁存器，具有与所述第一锁存器的所述数据输出耦合的数据输入、被配置为接收所述时钟信号的时钟输入、被配置为提供所述一个或多个复位同步器输出信号中的第一复位同步器输出信号的数据输出、以及被配置为接收所述输入信号的反相复位输入；以及

第二复位同步器，包括：

第三锁存器，具有被配置为接收所述第一状态的数据输入、被配置为接收所述时钟信号的时钟输入、以及被配置为接收所述输入信号的非反相复位输入；以及

第四锁存器，具有与所述第三锁存器的所述数据输出耦合的数据输入、被配置为接收所述时钟信号的时钟输入、被配置为提供所述一个或多个复位同步器输出信号中的第二复位同步器输出信号的数据输出、以及被配置为接收所述输入信号的非反相复位输入。

20.根据权利要求15所述的系统，其中所述逻辑电路包括：

AND门，具有被配置为接收所述一个或多个复位同步器输出信号中的第一复位同步器输出信号的第一输入、被配置为接收所述一个或多个复位同步器输出信号中的第二复位同步器输出信号且是反相输入的第二输入、以及被配置为在所述毛刺未被检测到时，基于所述第一复位同步器输出信号和所述第二复位同步器输出信号来提供所述输入信号的确定状态的输出；以及

OR门，具有被配置为接收所述第一复位同步器输出信号的第一输入、被配置为接收所述第二复位同步器输出信号的第二输入、以及被配置为基于所述第一复位同步器输出信号和所述第二复位同步器输出信号来提供所述毛刺是否被检测到的指示的输出。

21.根据权利要求20所述的系统，其中所述逻辑电路包括：

多路复用器，具有被配置为接收所述输出信号的所述当前状态的第一数据输入、与所述AND门的所述输出耦合的第二数据输入、与所述OR门的所述输出耦合的选择输入、以及输出，其中所述多路复用器进行操作以用于：

当所述毛刺未被检测到时，在所述多路复用器的所述输出上输出所述输入信号的所述确定状态；以及

当所述毛刺被检测到时，在所述多路复用器的所述输出上输出所述输出信号的所述当前状态。

22.根据权利要求21所述的系统，其中所述逻辑电路包括：

输出锁存器，具有与所述多路复用器的所述输出耦合的数据输入、被配置为接收时钟信号的时钟输入、被配置为输出所述输出信号的数据输出、以及被配置为接收系统复位信号的复位输入，所述输出锁存器进行操作以存储所述输出信号的所述当前状态，以用于提供给所述多路复用器。

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