CN113692562A - 同步复位信号生成电路及数字处理装置 - Google Patents

Abstract

由异步复位信号(RSTN)生成同步复位信号(S_RSTN)。从级联排列连接的L个FF(21)中的末级FF输出同步复位信号。从级联排列连接的M个FF(31)中的末级FF输出第一错误判定信号(E1)。在级联排列连接的N个FF(41)中，初级FF接收第一错误判定信号，并由末级FF输出第二错误判定信号(E2)。基于三个输出，判定电路的故障的有无。L、M、N满足M≥2，L≥M+1，并且M+N≥L+1。

Description

同步复位信号生成电路及数字处理装置

技术领域

本发明涉及一种同步复位信号生成电路及数字处理装置。

背景技术

同步复位信号生成电路是生成逻辑电路的稳定初始化所需的同步复位信号的重要电路，其在CPU平台到简单的定序器中均被广泛地应用。

图12示出一种普通的同步复位信号生成电路901。同步复位信号生成电路901由级联排列连接的多个触发器组成，这些触发器被共同地输入时钟信号CLK’和异步复位信号RSTN’。同步复位信号生成电路901通过使异步复位信号RSTN’与时钟信号CLK’同步来生成作为与时钟信号CLK’同步的复位信号的同步复位信号S_RSTN’。

现有技术文献

专利文献

专利文献1：日本特开平H10-163821号公报

专利文献2：日本特开2009-80634号公报

发明内容

发明要解决的课题

同步复位信号生成电路的故障引起复位失败，从而增加并入有逻辑电路的整个系统发生严重问题的风险。因此，人们期望一种能够令人满意地判定和检测此类故障的技术。这种技术在诸如车载设备和工业设备的要求高度可靠的系统中具有重大的意义(可在任意系统中有用)。

本发明的一目的在于，提供一种能够令人满意地判定和检测与同步复位相关的故障的有无的同步复位信号生成电路及数字处理装置。

用于解决课题的手段

根据本发明的一方面，提供一种同步复位信号生成电路，其被配置为通过使异步复位信号与时钟信号同步来生成同步复位信号，所述同步复位信号生成电路包括：同步复位信号输出电路，其具有级联排列连接的L个触发器，并且被配置为从所述L个触发器中的末级触发器输出所述同步复位信号；第一错误判定信号输出电路，其具有级联排列连接的M个触发器，并且被配置为从所述M个触发器中的末级触发器输出第一错误判定信号；第二错误判定信号输出电路，其具有级联排列连接的N个触发器，并且被配置为从所述N个触发器中的末级触发器输出第二错误判定信号；以及故障判定电路，其被配置为基于所述同步复位信号、所述第一错误判定信号以及所述第二错误判定信号来判定所述同步复位信号生成电路的故障的有无。向所述N个触发器中的初级触发器输入所述第一错误判定信号。向L、M、N个触发器共同地输入所述时钟信号和所述异步复位信号。L、M、N是同时满足M≥2，L≥M+1，并且M+N≥L+1的整数(第一配置)。

在上述所述第一配置的同步复位信号生成电路中，可以同时满足L≥M+2并且M+N≥L+2(第二配置)。

在上述第一配置或第二配置的同步复位信号生成电路中，所述同步复位信号输出电路、所述第一错误判定信号输出电路以及所述第二错误判定信号输出电路中的每个触发器可以具有数据输入端子、数据输出端子、时钟输入端子以及异步复位输入端子。所述时钟信号可以被输入至每个触发器的所述时钟输入端子，所述异步复位信号可以被输入至每个触发器的所述异步复位输入端子，并且，在两个彼此相邻的触发器之间，来自前级触发器的所述数据输出端子的输出信号可以被输入至后级触发器的所述数据输入端子。在所述L个触发器中，可以向初级触发器的所述数据输入端子输入具有预定逻辑值的信号，并且可以从末级触发器的所述数据输出端子输出所述同步复位信号。在所述M个触发器中，可以向初级触发器的所述数据输入端子输入所述具有预定逻辑值的信号，并且可以从末级触发器的所述数据输出端子输出所述第一错误判定信号。所述N个触发器中，可以向初级触发器的所述数据输入端子输入所述第一错误判定信号，并且可以从末级触发器的所述数据输出端子输出所述第二错误判定信号(第三配置)。

在上述第三配置的同步复位信号生成电路中，当被输入处于激活状态的所述异步复位信号时，每个触发器可以从所述数据输出端子输出具有第一逻辑值的信号；当被输入处于非激活状态的所述异步复位信号时，每个触发器可以响应于所述时钟信号的预定电平变化而保持向所述数据输入端子的输入信号的逻辑值并从所述数据输出端子输出具有保持的逻辑值的信号。所述预定逻辑值可以是第二逻辑值。具有所述第一逻辑值的所述同步复位信号可以是用于重置被配置为与所述时钟信号同步动作的逻辑电路的信号(第四配置)

在上述第四配置的同步复位信号生成电路中，当所述第一错误判定信号和所述第二错误判定信号具有所述第二逻辑值并且所述同步复位信号具有所述第一逻辑值时，所述故障判定电路可以判定为有所述故障(第五配置)。

在上述第四配置或第五配置的同步复位信号生成电路中，当所述第一错误判定信号和第二错误判定信号具有所述第一逻辑值并且所述同步复位信号具有所述第二逻辑值时，所述故障判定电路可以判定为有所述故障(第六配置)。

根据本发明的另一方面，提供一种数字处理装置，包括：上述第一配置至第六配置中任一配置的同步复位信号生成电路；以及时钟故障判定电路。所述时钟故障判定电路基于所述时钟信号和不同于所述时钟信号的另一时钟信号来判定所述时钟信号的故障的有无(第七配置)。

在上述第七配置的数字处理装置中，所述时钟故障判定电路可以包括：分频器，其被配置为通过对所述时钟信号进行分频来生成分频时钟信号；以及监测电路，其被配置为使用所述另一时钟信号监测所述分频时钟信号中的预定电平变化的间隔。所述时钟故障判定电路可以被配置为基于该监测的结果来判定所述时钟信号的故障或所述分频器的故障的有无(第八配置)。

在上述第八配置的数字处理装置中，所述分频器可以由各自具有数据输入端子、数据输出端子以及时钟输入端子的多级的分频触发器组成。在每个分频触发器中，来自所述数据输出端子的输出信号的逻辑反向信号可以成为向所述数据输入端子的输入信号。在所述多级的分频触发器中，向初级分频触发器的所述时钟输入端子输入所述时钟信号；向除所述初级分频触发器外的各分频触发器的所述时钟输入端子输入来自前级的分频触发器的所述数据输出端子的输出信号；并且从末级分频触发器的所述数据输出端子输出所述分频时钟信号(第九配置)。

根据本发明的又一方面，提供一种数字处理装置，包括：多个同步复位信号生成电路，其包括第一同步复位信号生成电路及第二同步复位信号生成电路；以及多个时钟故障判定电路，其包括第一时钟故障判定电路及第二时钟故障判定电路。将上述第一配置至第六配置中任一配置的同步复位信号生成电路用作所述第一同步复位信号生成电路及所述第二同步复位信号生成电路中的每一个。所述第一同步复位信号生成电路中的所述时钟信号及所述第二同步复位信号生成电路中的所述时钟信号分别为第一时钟信号及第二时钟信号。所述第一时钟故障判定电路基于所述第一时钟信号及所述第二时钟信号来判定所述第一时钟信号的故障的有无。所述第二时钟故障判定电路基于所述第二时钟信号及所述第一时钟信号来判定所述第二时钟信号的故障的有无(第十配置)。

在上述第十配置的数字处理装置中，所述第一时钟故障判定电路可以包括：第一分频器，其被配置为通过对所述第一时钟信号进行分频来生成第一分频时钟信号；以及第一监测电路，其被配置为使用所述第二时钟信号监测所述第一分频时钟信号中的预定电平变化的间隔。所述第一时钟故障判定电路可以被配置为基于该监测结果来判定所述第一时钟信号的故障或所述第一分频器的故障的有无。所述第二时钟故障判定电路可以包括：第二分频器，其被配置为通过对所述第二时钟信号进行分频来生成第二分频时钟信号；以及第二监测电路，其被配置为使用所述第一时钟信号监测所述第二分频时钟信号中的预定电平变化的间隔。所述第二时钟故障判定电路可以被配置为基于该监测结果来判定所述第二时钟信号的故障或所述第二分频器的故障的有无(第十一配置)。

在上述第十一配置的数字处理装置中，所述第一分频器及所述第二分频器可以分别由具有数据输入端子、数据输出端子以及时钟输入端子的多级的分频触发器组成。在每个分频器的各分频触发器中，来自所述数据输出端子的输出信号的逻辑反向信号可以成为向所述数据输入端子的输入信号。在所述第一分频器中的所述多级的分频触发器中，可以向初级分频触发器的所述时钟输入端子输入所述第一时钟信号；可以向除所述初级分频触发器外的各分频触发器的所述时钟输入端子输入来自前级的分频触发器的所述数据输出端子的输出信号；并且可以从所述第一分频器中的末级分频触发器的所述数据输出端子输出所述第一分频时钟信号。在所述第二分频器中的所述多级的分频触发器中，可以向初级分频触发器的所述时钟输入端子输入所述第二时钟信号；可以向除所述初级分频触发器外的各分频触发器的所述时钟输入端子输入来自前级的分频触发器的所述数据输出端子的输出信号；并且可以从所述第二分频器中的末级分频触发器的所述数据输出端子输出所述第二分频时钟信号(第十二配置)。

发明的效果

根据本发明，可以提供一种能够令人满意地判定和检测与同步复位相关的故障的有无的同步复位信号生成电路及数字处理装置。

附图说明

图1是根据本发明的实施方式的数字处理装置的示意性配置图。

图2是根据本发明的实施方式的同步复位信号生成电路相关的信号波形图。

图3是根据本发明的实施方式的同步复位信号生成电路的配置图。

图4是示出本发明的实施方式中的触发器的图。

图5是根据本发明的实施方式的同步复位信号生成电路相关的在正常情况下的信号波形图。

图6是根据本发明的第一实施例中的同步复位信号生成电路的配置图。

图7是本发明的第二实施例中的数字处理装置的配置图。

图8是本发明的第二实施例中的分频器的配置图。

图9是本发明的第三实施例中的数字处理装置的配置图。

图10是图9的逻辑电路的内部配置图。

图11是图9的错误处理电路的内部配置图。

图12是已知的同步复位信号生成电路的配置图。

具体实施方式

下面参照附图对体现本发明的示例进行描述。在该过程所参照的不同的图中，相同的部分用相同的附图标记标识，并且原则上重复的说明不再赘述。在本说明书中，为了简单起见，有时使用指代信息、信号、物理量、元件、部件等的符号和附图标记，省略或缩写对应于那些符号和附图标记的信息、信号、物理量、元件、部件等。例如，后述的由“RSTN”指代的异步复位信号(见图1)有时被称为异步复位信号RSTN，有时简称为复位信号RSTN或信号RSTN，而所有名称均指相同的信号。

首先，对用于描述本发明的实施方式的一些术语进行定义。“电平”表示电位的水平。对于给定的信号，高电平的电位高于低电平。对于给定的感兴趣的信号，当信号处于高电平时，该信号的反向信号(逻辑反向信号)处于低电平；当感兴趣的信号处于低电平时，该信号的反向信号(逻辑反向信号)处于高电平。

对于给定的信号，从低电平到高电平的转换称为上升沿，而从低电平到高电平的转换的定时称为上升沿定时。同样地，对于给定的信号，从高电平到低电平的转换称为下降沿，而从高电平到低电平的转换的定时称为下降沿定时。

图1是根据本发明的实施方式的数字处理装置的示意性配置图。图1所示的数字处理装置包括同步复位信号生成电路1和逻辑电路LG。

同步复位信号生成电路1被输入时钟信号CLK和异步复位信号RSTN。时钟信号CLK为具有预定时钟频率的矩形波信号，时钟信号CLK的信号电平周期性地在高电平与低电平之间切换。

异步复位信号RSTN是与时钟信号CLK异步的信号，其信号电平取高电平或低电平。同步复位信号生成电路1通过使异步复位信号RSTN与时钟信号CLK同步来生成作为与时钟信号CLK同步的复位信号的同步复位信号S_RSTN。

这里假设对异步复位信号RSTN和同步复位信号S_RSTN采用负逻辑。从而，复位信号RSTN和S_RSTN在低电平时处于激活状态(有效状态)，而在高电平时处于非激活状态(无效状态)。

如图2所示，当输入低电平的异步复位信号RSTN时，同步复位信号生成电路1将同步复位信号S_RSTN保持在低电平。当异步复位信号RSTN中出现上升沿时，与随后出现的时钟信号CLK中的上升沿同步地，同步复位信号生成电路1在同步复位信号S_RSTN中产生上升沿。从信号RSTN的上升沿定时到信号S_RSTN的上升沿定时的延迟取决于同步复位信号生成电路1的配置。当此后异步复位信号RSTN出现下降沿时，无论时钟信号CLK的电平如何，同步复位信号生成电路1立即在同步复位信号S_RSTN中产生下降沿。

同步复位信号S_RSTN中的上升沿具有取消复位的功能，而同步复位信号S_RSTN中的下降沿具有发出复位的功能。

逻辑电路LG被输入时钟信号CLK和同步复位信号S_RSTN。逻辑电路LG是与时钟信号CLK同步动作的电路，包括与时钟信号CLK同步动作的触发器等。除了信号CLK和S_RSTN外，逻辑电路LG还被输入各种数据信号(未示出)。当同步复位信号S_RSTN处于高电平时，逻辑电路LG基于数据信号执行通常的动作。通常的动作与时钟信号CLK同步执行。另一方面，当同步复位信号S_RSTN处于低电平时，逻辑电路LG不执行所述通常的动作；取而代之地，逻辑电路LG(进而包括在逻辑电路LG中的触发器)被保持在预定的初始状态。

从而，逻辑电路LG处于初始状态时，当同步复位信号S_RSTN中出现上升沿时，上升沿起到取消复位的作用，此后，逻辑电路LG以初始状态为起点开始上述通常的动作。此后，当同步复位信号S_RSTN中出现下降沿时，下降沿起到发出复位的作用，此后逻辑电路LG被复位到初始状态(换言之，被初始化)。因此，低电平的同步复位信号S_RSTN作为用于使与时钟信号CLK同步动作的逻辑电路LG复位(即，使逻辑电路LG复位到初始状态)的信号发挥功能。

虽然图1仅示出一个逻辑电路LG，但根据实施方式的数字处理装置可以包括多个逻辑电路LG。根据本实施方式的数字处理装置可以包括生成时钟信号CLK的时钟信号生成电路以及生成异步复位信号RSTN的异步复位信号生成电路(两者均未示出)。

图3是同步复位信号生成电路1的配置图。同步复位信号生成电路1包括同步复位信号输出电路2、第一错误判定信号输出电路3、第二错误判定信号输出电路4、以及故障判定电路5。

输出电路2、3、4各自包括多个触发器。作为设置在输出电路2、3、4中的每个触发器，例如可以使用如图4所示的触发器600。

将对触发器600的配置和动作进行描述。在以下描述中，触发器常被缩写为FF。FF600为正边沿触发的D型触发器，其具有数据输入端子(在以下描述中，也称为D端子)、数据输出端子(在以下描述中，也称为Q端子)、时钟输入端子、以及异步复位输入端子(在以下描述中，也称为复位输入端子)。对FF 600的复位输入端子采用负逻辑。从而，输入至FF 600的复位输入端子的低电平信号处于激活状态，而输入至FF 600的复位输入端子的高电平信号为处于非激活状态。

FF 600在D端子接收具有第一逻辑值或第二逻辑值的信号。FF 600从Q端子输出具有第一逻辑值或第二逻辑值的信号。这里假设具有第一逻辑值的信号是低电平信号并且具有第二逻辑值的信号是高电平信号。

当FF 600在复位输入端子接收处于激活状态的信号(这里为低电平信号)时，FF600从Q端子输出具有对应于复位状态下的逻辑电平的第一逻辑值的信号。当FF 600在复位输入端子接收处于非激活状态的信号(这里为高电平信号)时，FF 600响应于输入至时钟输入端子的信号的上升沿而获取并保持向D端子的输入信号的逻辑值(更准确而言，获取并保持在输入至时钟输入端子的信号的上升沿定时向D端子的输入信号的逻辑值)，并从Q端子输出具有如此保持的逻辑值的信号。

返回至图3，输出电路2由L个FF 21组成，输出电路3由M个FF 31组成，输出电路4由N个FF 41组成。L、M、N皆为2以上的整数，并且这些整数应满足的关系将在后面描述。

输出电路2、3、4中的所有FF 21、31、41在其时钟输入端子被共同地输入时钟信号CLK，并且在其复位输入端子被共同地输入异步复位信号RSTN。

FF 21、31、41具有与FF 600相同的配置，并且以与FF 600相同的方式动作。因此，当异步复位信号RSTN处于低电平时，FF 21从其Q端子输出低电平信号。类似的描述适用于FF 31和41。另一方面，当异步复位信号RSTN处于高电平时，FF 21响应于时钟信号CLK的上升沿而获取并保持向其D端子的输入信号的逻辑值(更准确而言，其获取并保持时钟信号CLK的上升沿定时上的向其D端子的输入信号的逻辑值)，并从其Q端子输出具有如此保持的逻辑值的信号。类似的描述适用于FF 31和41。

更具体地，关于给定的感兴趣的FF 21，当异步复位信号RSTN处于高电平时，如果时钟信号CLK的上升沿定时上的向D端子的输入信号具有第一逻辑值(低电平)，则FF 21与时钟信号CLK的上升沿同步地获取并保持第一逻辑值，并从Q端子输出对应于所保持的第一逻辑值的低电平信号；如果时钟信号CLK的上升沿定时上的向D端子的输入信号具有第二逻辑值(高电平)，则FF 21与时钟信号CLK的上升沿同步地获取并保持第二逻辑值，并从Q端子输出对应于所保持的第二逻辑值的高电平信号。

类似的描述适用于FF 31和41中的任一个。

在同步复位信号输出电路2中，L个FF 21以级联排列方式连接在一起以构成L级移位寄存器。即，L个FF 21由第一级FF 21至第L级FF 21组成，其中，第i级FF 21的Q端子连接到第(i+1)级FF 21的D端子，使得来自第i级FF 21的Q端子的输出信号被输入到第(i+1)级FF 21的D端子(其中，i是大于等于1但小于L的整数)。即，在彼此相邻的FF 21之间，来自前级FF 21的Q端子的输出信号被输入到后级FF 21的D端子。第一级FF 21，即初级FF 21的D端子被不断地输入高电平信号(具有第二逻辑值的信号)。来自第L级FF 21，即末级FF 21的Q端子的输出信号作为同步复位信号S_RSTN发挥功能。

在所述第一错误判定信号输出电路3中，M个FF 31以级联排列方式连接在一起以构成M级移位寄存器。即，M个FF 31由第一级FF 31至第M级FF31组成，其中，第i级FF 31的Q端子连接到第(i+1)级FF 31的D端子，使得来自第i级FF 31的Q端子的输出信号被输入到第(i+1)级FF 31的D端子(其中，i是大于等于1但小于M的整数)。即，在彼此相邻的FF 31之间，来自前级FF 31的Q端子的输出信号被输入到后级FF 31的D端子。第一级FF 31，即初级FF31的D端子被不断地输入高电平信号(具有第二逻辑值的信号)。来自第M级FF 31，即末级FF31的Q端子的输出信号作为第一错误判定信号E1发挥功能。

在第二错误判定信号输出电路4中，N个FF 41以级联排列方式连接在一起以构成N级移位寄存器。即，N个FF 41由第一级FF 41至第N级FF 41组成，其中，第i级FF 41的Q端子连接到第(i+1)级FF 41的D端子，使得来自第i级FF 41的Q端子的输出信号被输入到第(i+1)级FF 41的D端子(其中，i是大于等于1但小于N的整数)。即，在彼此相邻的FF 41之间，来自前级FF 41的Q端子的输出信号被输入到后级FF 41的D端子。第一级FF 41，即初级FF 41的D端子，连接到输出电路3中末级FF 31的Q端子。因此，输出电路4中第一级FF 41的D端子被输入第一错误判定信号E1。在输出电路4中，来自第N级FF 41，即末级FF 41的Q端子的输出信号作为第二错误判定信号E2发挥功能。

基于来自输出电路2的同步复位信号S_RSTN、来自输出电路3的第一错误判定信号E1以及来自输出电路4的第二错误判定信号E2，故障判定电路5判定同步复位信号生成电路1中的故障的有无。故障判定电路5可以向外部电路(即，不同于同步复位信号生成电路1的电路；图3中未示出)输入表示判定故障的有无的结果的信号。故障可以是包括损坏(breakdown)在内的任何类型，表示不同于正常状态的任何状态。当同步复位信号生成电路1的某处发生损坏时，同步复位信号生成电路1有故障。

输出电路3和4是用于检测输出电路2中的故障的有无的电路。因此，被故障判定电路5检测为有或无的故障基本上可以理解为输出电路2或同步复位信号S_RSTN的故障。同步复位信号S_RSTN的故障的主要原因之一是输出电路2的损坏。然而，如后所述，故障判定电路5可以被配置为不仅能够判定输出电路2的故障的有无，而且还能够判定输出电路3或4的故障的有无，在这种情况下，故障判定电路5可以被理解为判定输出电路2至4或同步复位信号S_RSTN的故障的有无的部位。需要说明的是，“判定”故障可以被理解为“检测”故障的同义词，相应地，故障判定电路5可以被理解为检测上述故障的有无的故障检测电路。

图5示出在同步复位信号生成电路1中没有出现故障的情况(下称正常情况)下观察的信号RSTN、E1、S_RSTN以及E2之间的关系。在正常情况下，以信号RSTN、E1、S_RSTN以及E2都处于低电平的状态为起点，当异步复位信号RSTN中出现上升沿时，先在第一错误判定信号E1出现上升沿，然后在同步复位信号S_RSTN出现上升沿，最后在第二错误判定信号E2出现上升沿。设时钟信号CLK的周期(周期的时间长度)为t_CLK，则通常预期的是，从RSTN的上升沿定时起，直到信号E1的上升沿定时所经过的时间等于M×t_CLK+Δ，直到信号S_RSTN的上升沿定时所经过的时间等于L×t_CLK+Δ，直到信号E2的上升沿定时所经过的时间等于(M+N)×t_CLK+Δ。时间Δ比周期t_CLK短。

为了使上升沿以上述顺序出现，输出电路2中的FF 21的级数L被设定为大于输出电路3中的FF 31的级数M，并且输出电路3和4中的FF 31和41的级数的总数(M+N)被设定为大于输出电路2中的FF 21的级数L。即，M<L<M+N成立。

另一方面，为了防止输出电路3中的末级FF 31进入亚稳态(换言之，为了确保第一错误判定信号E1保持与时钟信号CLK可靠同步的信号)，输出电路3中的FF 31的级数M应该是2以上。概括而言，L、M、N是同时满足M≥2，L≥M+1，并且M+N≥L+1的整数。

因此，如果尽管信号E1和E2处于高电平，但信号S_RSTN处于低电平，则可以判定电路1中(主要是输出电路2中)有故障。该故障表示无法正确地取消复位的状态，因此称为复位取消错误或复位取消故障。例如，当发生输出电路2中的末级FF 21的输出信号固定在低电平的故障时，发生复位取消错误。

另一方面，当信号RSTN处于低电平时，信号E1、S_RSTN、E2均应处于低电平。因此，如果尽管信号E1和E2处于低电平，但信号S_RSTN处于高电平，则可以判定电路1中(主要是输出电路2中)有故障。该故障表示无法正确地发出复位的状态，因此称为复位发出错误或复位发出故障。例如，当发生输出电路2中的末级FF 21的输出信号固定为高电平的故障时，发生复位发出错误。

在以下描述中，复位取消错误和复位发出错误有时被统称为复位错误。

异步复位信号RSTN与时钟信号CLK不同步；因此，当异步复位信号RSTN中出现上升沿时，在输出电路2中，除末级之外的FF 21可能进入亚稳态。类似的描述适用于输出电路3和4。如果在异步复位信号RSTN中的上升沿之后，仅在输出电路2和3中的输出电路3中出现亚稳态，则信号E1中的上升沿延迟与输出电路3中没有出现亚稳态相比延迟一个时钟周期。在这种情况下，如果L＝M+1，则上升沿可能不以响应于异步复位信号RSTN中的上升沿而先在第一错误判定信号E1中出现上升沿，然后在同步复位信号S_RSTN中出现上升沿的这样一种顺序出现。同样地，如果M+N＝L+1，则上升沿可能不以响应于异步复位信号RSTN中的上升沿而先在同步复位信号S_RSTN中出现上升沿，然后在第二错误判定信号E2中出现上升沿的这样一种顺序出现。

为了排除这种可能性，优选L、M、N同时满足M≥2，L≥M+2，并且M+N≥L+2。然而，在例如各FF被配置为避免进入亚稳态的情况下，即使同时满足L＝M+1，并且M+N＝L+1的设计也可以无实际问题地起作用。

根据实施方式的配置，可以准确且快速地判定与同步复位信号相关的故障的有无(即，复位错误的有无)。因此，可以通过这种故障的发生所引起的保护动作来防止系统(包括数字处理装置的系统)的问题。因此，可以构建具有高可靠性或高安全性的系统。

下面通过第一至第九实施例对上述数字处理装置(尤其，同步复位信号生成电路1)的一些具体的配置例和动作例进行描述。除非另有说明或矛盾，上文中结合实施方式描述的任意的特征均适用于下文中描述的第一至第九实施例中的任一个。在给定的实施例中，对于与前述的特征矛盾的任何特征，可以以对结合该实施例给出的该特征的描述为准。除非相矛盾，任意一个实施例的任何特征均适用于其中的任何其他实施例(即，第一至第九实施例中的任意两个以上可以组合而实施)。

[第一实施例]

对本发明的第一实施例进行描述。图6是第一实施例的同步复位信号生成电路1的配置图。第一实施例采用(L，M，N)＝(5，3，4)的设计。在这种情况下，同步复位信号输出电路2可以被视为分为两个部分，即，由第一至第三级FF 21组成的前级部和由第四至第五级FF21组成的后级部。前级部具有与第一错误判定信号输出电路3相同的配置，并且，将后级部加到前级部可以被理解为有助于满足L≥M+2。

在第一实施例中，故障判定电路5包括OR电路51、以及电路52和53。OR(或)电路51输出信号S_RSTN、E1以及E2的OR(或)信号作为用于错误处理电路的复位信号E_RST。AND(与)电路52输出信号S_RSTN的反向信号以及信号E1和E2的AND(与)信号作为复位取消错误判定信号Erra。AND电路53输出信号S_RSTN、第一错误判定信号E1的反向信号以及第二错误判定信号E2的反向信号的AND信号作为复位发出错误判定信号Errb。

复位取消错误判定信号Erra仅在信号E1和E2为高电平并且信号S_RSTN为低电平时处于高电平，否则处于低电平。信号Erra在处于高电平时表示复位取消错误的发生和存在，而在处于低电平时不表示复位取消错误的发生和存在。

复位发出错误判定信号Errb仅在信号E1和E2为低电平并且信号S_RSTN为高电平时处于高电平，否则处于低电平。信号Errb在高电平时表示复位发出错误的发生和存在，而在低电平时不表示复位发出错误的发生和存在。

信号Erra和Errb被传送至错误处理电路(未示出)。基于信号Erra和Errb，错误处理电路执行预定的错误处理。具体地，例如，当接收到处于高电平的信号Erra或Errb时，错误处理电路执行预定的应对错误发生的动作作为错误处理。

错误处理电路也可以与时钟信号CLK同步动作，并且如同图1中的逻辑电路LG，只要同步复位信号S_RSTN处于低电平就处于初始状态，以便原则上不执行错误处理。然而，为了使错误处理电路在发生复位错误时有效地发挥功能，错误处理电路被输入复位信号E_RST，以便在复位信号E_RST处于高电平时不论同步复位信号S_RSTN如何都使错误处理电路从复位状态中解除以执行错误处理。错误处理电路可以包括与时钟信号CLK异步动作的电路，以使该电路执行包括应对错误发生的动作的错误处理。在这种情况下，不需要OR电路51和复位信号E_RST。

[第二实施例]

对本发明的第二实施例进行描述。根据本实施方式的数字处理装置可以包括多个同步复位信号生成电路1。在第二实施例中，假设数字处理装置包括同步复位信号生成电路1。图7是第二实施例的数字处理装置的配置图。第二实施例的数字处理装置包括两个同步复位信号生成电路1，其中一个用附图标记1_A表示，另一个用附图标记1_B表示。同步复位信号生成电路1_A和1_B的时钟信号将分别称为时钟信号CLK_A和CLK_B。时钟信号CLK_A和CLK_B是彼此异步的时钟信号CLK。

电路1_A和1_B被共同地输入异步复位信号RSTN。将电路1_A和1_B生成的同步复位信号S_RSTN将分别称为同步复位信号S_RSTNA和S_RSTNB。电路1_A通过使异步复位信号RSTN与时钟信号CLK_A同步来生成作为与时钟信号CLK_A同步的复位信号的同步复位信号S_RSTNA。电路1_B通过使异步复位信号RSTN与时钟信号CLK_B生成作为与时钟信号CLK_B同步的复位信号的同步复位信号S_RSTNB。

电路1_A和1_B皆具有类似于前述的同步复位信号生成电路1的配置并且以类似于该同步复位信号生成电路1的方式动作。第二实施例的数字处理装置可以包括生成时钟信号CLK_A和CLK_B的第一时钟信号生成电路和第二时钟信号生成电路、以及生成异步复位信号RSTN的异步复位信号生成电路(均未示出)。

第二实施例的数字处理装置包括用于判定时钟信号CLK_A的故障的有无的第一时钟故障判定电路、以及用于判定时钟信号CLK_B的故障的有无的第二时钟故障判定电路。

每个时钟故障判定电路包括分频器和看门狗定时器(在以下描述中，称为WDT)。WDT被配置为窗口WDT。第一时钟故障判定电路包括作为分频器和WDT的分频器6_A和WDT7_A，第二时钟故障判定电路包括作为分频器和WDT的分频器6_B和WDT7_B。

分频器6_A被输入时钟信号CLK_A和同步复位信号S_RSTNA。在同步复位信号S_RSTNA处于高电平(非激活状态)的期间，分频器6A以预定分频比对时钟信号CLK_A的频率进行分频以生成分频时钟信号。由分频器6_A生成的分频时钟信号作为清除信号CLR_A被输出至WDT7_A。在同步复位信号S_RSTNA处于低电平(激活状态)的期间，分频器6_A不执行分频动作，清除信号CLR_A保持在低电平。

WDT7_A被输入时钟信号CLK_B，清除信号CLR_A以及同步复位信号S_RSTNB。清除信号CLR_A中的上升沿引起对WDT7_A的清除控制。在同步复位信号S_RSTNB处于高电平(非激活状态)的期间，WDT7_A执行第一WDT动作。在第一WDT动作中，WDT7_A通过使用时钟信号CLK_B监测清除信号CLR_A中出现上升沿的间隔(即，在清除信号CLR_A中发生从低电平到高电平的转换的间隔)来判定时钟信号CLK_A的故障的有无。WDT7_A输出该判定结果作为时钟错误判定信号CE_A。附带地，当分频器6_A出现某些故障时，清除信号CLR_A中出现上升沿的间隔也变得异常，被判定为WDT7_A中有故障。从而，WDT7_A可以被理解为通过上述监测来判定时钟信号CLK_A或分频器6_A的故障的有无。

时钟错误判定信号CE_A是取高电平或低电平作为其信号电平的二进制信号。时钟错误判定信号CE_A在处于高电平时表示时钟信号CLK_A或分频器6_A中有故障，而在处于低电平时不表示时钟信号CLK_A或分频器6_A中有故障。在同步复位信号S_RSTNB处于低电平(激活状态)的期间，不执行第一WDT动作，时钟错误判定信号CE_A处于低电平。

更具体地，例如，WDT7_A包括对值CNT_A进行计数的计数器。在第一WDT动作中，每当时钟信号CLK_B中出现上升沿时，WDT7_A中的计数器对值CNT_A加1，并在清除信号CLR_A中出现上升沿时重置值CNT_A(即，在值CNT_A中代入“0”)。值CNT_A的初始值为“0”，并且，当同步复位信号S_RSTNB处于低电平时，值CNT_A被重置(使得CNT_A＝0)。

只要时钟信号CLK_A和分频器6_A正常，上升沿理应以恒定的间隔出现在清除信号CLR_A中，因此，在第一WDT动作中，理应不会发生值CNT_A达到预定的上限值REF_H_A或者在值CNT_A达到预定的下限值REF_L_A之前清除信号CLR_A中出现上升沿的现象。因此，WDT7_A在原则上将时钟错误判定信号CE_A保持为低电平的同时，在第一WDT动作中值CNT_A达到预定的上限值REF_H_A时或者在值CNT_A达到预定的下限值REF_L_A之前清除信号CLR_A中出现上升沿时判定时钟信号CLK_A或分频器6_A中有故障并输出高电平的时钟错误判定信号CE_A。例如，当时钟信号CLK_A的生成电路或分频器6_A发生故障时，或者当传送时钟信号CLK_A的导线断线时，预期时钟错误判定信号CE_A变为高电平。上限值REF_H_A和下限值REF_L_A满足REF_H_A>REF_L_A>0，并且基于时钟信号CLK_A和CLK_B的频率设计值而定。

分频器6_B被输入时钟信号CLK_B和同步复位信号S_RSTNB。在同步复位信号S_RSTNB处于高电平(非激活状态)的期间，分频器6_B以预定分频比对时钟信号CLK_B的频率进行分频以生成分频时钟信号。由分频器6_B生成的分频时钟信号作为清除信号CLR_B被输出至WDT7_B。在同步复位信号S_RSTNB处于低电平(激活状态)的期间，分频器6_B不执行分频动作，清除信号CLR_B保持为低电平。

WDT7_B被输入时钟信号CLK_A、清除信号CLR_B以及同步复位信号S_RSTNA。清除信号CLR_B中的上升沿引起对WDT7_B的清除控制。在同步复位信号S_RSTNA处于高电平(非激活状态)的期间，WDT7_B执行第二WDT动作。在第二WDT动作中，WDT7_B通过使用时钟信号CLK_A监测清除信号CLR_B中出现上升沿的间隔(即，在清除信号CLR_B中发生从低电平到高电平的转换的间隔)来判定时钟信号CLK_B的故障的有无。WDT7_B输出该判定结果作为时钟错误判定信号CE_B。附带地，当分频器6_B出现某些故障时，清除信号CLR_B中出现上升沿的间隔也变得异常，被判定为WDT7_B中有故障。从而，WDT7_B可以被理解为通过上述监测来判定时钟信号CLK_B或分频器6_B的故障的有无。

时钟错误判定信号CE_B是取高电平或低电平作为其信号电平的二进制信号。时钟错误判定信号CE_B在处于高电平时表示时钟信号CLK_B或分频器6_B中有故障，而在处于低电平时不表示时钟信号CLK_B或分频器6_B中有故障。在同步复位信号S_RSTNA处于低电平(激活状态)的期间，不执行第二WDT动作，时钟错误判定信号CE_B处于低电平。

更具体地，例如，WDT7_B包括对值CNT_B进行计数的计数器。在第二WDT动作中，每当时钟信号CLK_A中出现上升沿时，WDT7_B中的计数器对值CNT_B加1，并在清除信号CLR_B中出现上升沿时重置值CNT_B(即，在值CNT_B中代入“0”)。值CNT_B的初始值为“0”，并且，当同步复位信号S_RSTNA处于低电平时，值CNT_B被重置(使得CNT_B＝0)。

只要时钟信号CLK_B和分频器6_B正常，上升沿理应以恒定的间隔出现在清除信号CLR_B中，因此，在第二WDT动作中，理应不会发生值CNT_B达到预定的上限值REF_H_B或者在值CNT_B达到预定的下限值REF_L_B之前清除信号CLR_B中出现上升沿的现象。因此，WDT7_B在原则上将时钟错误判定信号CE_B保持为低电平的同时，在第二WDT动作中值CNT_B达到预定的上限值REF_H_B时或者在值CNT_B达到预定的下限值REF_L_B之前清除信号CLR_B中出现上升沿时判定时钟信号CLK_B或分频器6_B中有故障并输出时钟错误判定信号CE_B。例如，当时钟信号CLK_B的生成电路或分频器6_B发生故障时，或者当传送时钟信号CLK_B的导线断线时，预期时钟错误判定信号CE_B变为高电平。上限值REF_H_B和下限值REF_L_B满足REF_H_B>REF_L_B>0，并且基于时钟信号CLK_A和CLK_B的频率设计值而定。

在以下描述中，由处于高电平的时钟错误判定信号CE_A或CE_B所表示的故障将被称为时钟错误。

如上所述，设有时钟故障判定电路使得可以检测时钟错误。同步复位信号生成电路(1_A和1_B)虽然能够检测复位错误，但不能检测时钟错误。在同步复位信号生成电路中追加时钟故障判定电路使得可以对复位错误和时钟错误两者进行检测，因此能够构建高可靠性的系统(包括数字处理装置的系统)。

此外，根据图7中的配置，可以相互监测两个时钟信号中的故障的有无。

WDT7_A作为使用时钟信号CLK_B监测在基于时钟信号CLK_A的分频时钟信号(清除信号CLR_A)中发生预定电平变化的间隔的第一监视电路发挥功能。WDT7_B作为使用时钟信号CLK_A监测在基于时钟信号CLK_B的分频时钟信号(清除信号CLR_B)中发生预定电平变化的间隔的第二监测电路发挥功能。虽然上面具体描述的动作假设这样的预定电平变化是上升沿，但预定电平变化可以是下降沿。

图8示出分频器6的配置例。图8中的分频器6可以用作分频器6_A，也可以用作分频器6_B。分频器6被输入时钟信号CLK和同步复位信号S_RSTN，并将通过对时钟信号CLK的频率进行分频而得的分频时钟信号作为清除信号CLR输出。在分频器6用作分频器6_A的情况下，信号CLK、S_RSTN、CLR可以分别被视为信号CLK_A、S_RSTNA、CLR_A；在分频器6用作分频器6_B的情况下，信号CLK、S_RSTN、CLR可以分别被视为信号CLK_B、S_RSTNB、CLR_B。

将对分频器6的配置和动作进行描述。分频器6由多级触发器61(FF 61)组成。在图8所示的示例中，三个FF 61构成分频器6。当需要在三个FF 61之间进行区分时，将用附图标记“61_1”、“61_2”、“61_3”表示。FF 61_1、61_2、61_3分别为第一级(初级)、第二级、第三级(末级)FF 61。

作为各FF 61，使用图4所示的FF 600。构成分频器6的所有FF 61在其复位输入端子接收同步复位信号S_RSTN。在构成分频器6的各FF 61中，来自Q端子的输出信号的反向信号(逻辑反向信号)成为向D端子的输入信号。即，设i为整数，则来自FF 61_i的Q端子的输出信号的反向信号(逻辑反向信号)成为FF 61_i的D端子的输入信号。

初级FF 61(即，FF 61_1)在其时钟输入端子接收时钟信号CLK(即，分频器6_A的时钟信号CLK_A和分频器6_B的时钟信号CLK_B)。除初级FF 61外的各FF 61在其时钟输入端子接收来自前级的FF 61的Q端子的输出信号。即，第二级FF 61_2在其时钟输入端子接收来自第一级FF 61_1的Q端子的输出信号，第三级FF 61_3在其时钟输入端子接收来自第二级FF 61_2的Q端子的输出信号。末级FF 61_3在其Q端子输出清除信号CLR作为分频时钟信号(即，分频器6_A的清除信号CLR_A和分频器6_B的清除信号CLR_B)。

从FF 61_3的Q端子输出的分频时钟信号是以8的分频比对时钟信号CLK的频率进行分频得到的信号。虽然图8示出FF 61的级数(数量)为三个的配配置，FF 61的级数(数量)可以不是三个。在设有n级的FF 61的情况下，分频比等于2ⁿ(2的n次方，其中n是自然数)。

可以使用计数器构建分频器；然而，利用图8中的分频器6的配置，从时钟信号CLK产生清除信号CLR所跨的任一路径中的损坏会使清除信号CLR不再呈现正常的电平变化(即，没有对损坏进行屏蔽的路径)，从而可以使用WDT可靠地检测分频器6本身的故障。

[第三实施例]

将对本发明的第三实施例进行描述。图9是第三实施例的数字处理装置的配置图。第三实施例的数字处理装置包括三个同步复位信号生成电路1。这里，三个同步复位信号生成电路1将用附图标记1[1]、1[2]、1[3]表示。同步复位信号生成电路1[1]至1[3]被输入彼此异步的时钟信号。对同步复位信号生成电路1[1]至1[3]的时钟信号CLK将分别用附图标记CLK[1]、CLK[2]、CLK[3]表示。假设同步复位信号生成电路1[1]至1[3]皆具有与第一实施例的同步复位信号生成电路1(见图6)相同的配置，从同步复位信号生成电路1[i]输出的信号S_RSTN、E_RST、Erra、Errb将特别分别称为信号S_RSTN[i]、E_RST[i]、Erra[i]、Errb[i]，其中i是任意的整数。同步复位信号生成电路1[1]至1[3]被共同地输入异步复位信号RSTN。

附带地，第二实施例的数字处理装置可以包括生成CLK[1]至CLK[3]的第一至第三时钟信号生成电路和生成异步复位信号RSTN的异步复位信号生成电路(均未示出)。

同步复位信号生成电路1[i]通过使异步复位信号RSTN与时钟信号CLK[i]同步来生成作为与时钟信号CLK[i]同步的复位信号的同步复位信号S_RSTN[i]。复位信号RSTN和S_RSTN[i]在低电平时处于激活状态(处于有效状态)，而在高电平时处于非激活状态(处于无效状态)。设置在同步复位信号生成电路1[i]中的故障判定电路5(见图6)为错误处理电路输出复位信号E_RST[i]、复位取消错误判定信号Erra[i]、以及复位发出错误判定信号Errb[i]。

第三实施例的数字处理装置包括逻辑电路LGa和LGb。逻辑电路LGa和LGb各自被输入时钟信号CLK[1]和CLK[2]以及同步复位信号S_RSTN[1]和S_RSTN[2]。逻辑电路LGa和LGb包括两个逻辑电路LG；如图10所示，每个逻辑电路LG(即，逻辑电路LGa和LGb中的每一个)包括逻辑电路LG[1]和LG[2]。

将对逻辑电路LG[i]进行描述，其可以是逻辑电路LG[1]或LG[2]。逻辑电路LG[i]被输入时钟信号CLK[i]和同步复位信号S_RSTN[i]。逻辑电路LG[i]是与时钟信号CLK[i]同步动作的电路，包括与时钟信号CLK[i]同步动作的触发器等。除了信号CLK[i]和S_RSTN[i]外，逻辑电路LG[i]还被输入各种数据信号(未示出)。当同步复位信号S_RSTN[i]处于高电平时，逻辑电路LG[i]执行基于数据信号的通常的动作。逻辑电路LG[i]的通常的动作与时钟信号CLK[i]同步执行。另一方面，当同步复位信号S_RSTN[i]处于低电平时，逻辑电路LG[i]不执行上述的通常的动作；取而代之地，逻辑电路LG[i](进而包括在逻辑电路LG[i]中的触发器)被保持在预定的初始状态。

从而，逻辑电路LG[i]处于初始状态时，当同步复位信号S_RSTN[i]中出现上升沿时，上升沿起到取消复位的作用，此后，逻辑电路LG[i]以初始状态为起点开始上述通常的动作。此后，当同步复位信号S_RSTN[i]中出现下降沿时，下降沿起到发出复位的作用，此后逻辑电路LG[i]被复位到初始状态(换言之，被初始化)。因此，低电平的同步复位信号S_RSTN[i]作为用于使与时钟信号CLK[i]同步动作的逻辑电路LG[i]复位(即，使逻辑电路LG[i]复位到初始状态)的信号发挥功能。

第三实施例的数字处理装置包括：由分频器6[1]和WDT7[1]组成并且用于判定时钟信号CLK[1]的故障的有无的时钟故障判定电路；由分频器6[2]和WDT7[2]组成并且用于判定时钟信号CLK[2]的故障的有无的时钟故障判定电路；以及由分频器6[3]和WDT7[3]组成并且用于判定时钟信号CLK[3]的故障的有无的时钟故障判定电路。从分频器6[i]输入至WDT7[i]的清除信号将由附图标记CLR[i]表示。

分频器6[1]被输入时钟信号CLK[1]和同步复位信号S_RSTN[1]，WDT7[1]被输入清除信号CLR[1]、时钟信号CLK[3]、以及同步复位信号S_RSTN[3]。由分频器6[1]和WDT7[1]组成的时钟故障判定电路基于时钟信号CLK[1]和CLK[3]来判定CLK[1]的故障的有无(或者分频器6[1]的故障的有无)，并且生成并输出表示该判定结果的时钟错误判定信号CE[1]。

分频器6[1]和WDT7[1]可以被视为具有与图7中的分频器6_A和WDT7_A相同的配置并且以与图7中的分频器6_A和WDT7_A相同的方式动作。在这种情况下，图9中的信号CLK[1]、S_RSTN[1]、CLK[3]、S_RSTN[3]、CLR[1]、CE[1]可以分别被视为图7中的信号CLK_A、S_RSTNA、CLK_B、S_RSTNB、CLR_A、CE_A。

分频器6[2]被输入时钟信号CLK[2]和同步复位信号S_RSTN[2]，WDT7[2]被输入清除信号CLR[2]、时钟信号CLK[3]、以及同步复位信号S_RSTN[3]。由分频器6[2]和WDT7[2]组成的时钟故障判定电路基于时钟信号CLK[2]和CLK[3]来判定CLK[2]的故障的有无(或者分频器6[2]的故障的有无)，并且生成并输出表示该判定结果的时钟错误判定信号CE[2]。

分频器6[2]和WDT 7[2]可以被视为具有与图7中的分频器6_A和WDT7_A相同的配置并且以与图7中的分频器6_A和WDT7_A相同的方式动作。在这种情况下，图9中的CLK[2]、S_RSTN[2]、CLK[3]、S_RSTN[3]、CLR[2]、CE[2]可以分别被视为图7中的信号CLK_A、S_RSTNA、CLK_B、S_RSTNB、CLR_A、CE_A。

分频器6[3]被输入时钟信号CLK[3]和同步复位信号S_RSTN[3]，WDT7[3]被输入清除信号CLR[3]、时钟信号CLK[2]、以及同步复位信号S_RSTN[2]。由分频器6[3]和WDT7[3]组成的时钟故障判定电路基于时钟信号CLK[3]和CLK[2]来判定CLK[3]的故障的有无(或者分频器6[3]的故障的有无)，并且生成并输出表示该判定结果的时钟错误判定信号CE[3]。

分频器6[3]和WDT7[3]可以被视为具有与图7中的分频器6_A和WDT7_A相同的配置并且以与图7中的分频器6_A和WDT7_A相同的方式动作。在这种情况下，图9中的信号CLK[3]、S_RSTN[3]、CLK[2]、S_RSTN[2]、CLR[3]、CE[3]可以分别被视为图7中的信号CLK_A、S_RSTNA、CLK_B、S_RSTNB、CLR_A、CE_A。

第三实施例的数字处理装置还包括错误处理电路8。错误处理电路8被输入时钟信号CLK[1]至CLK[3]、同步复位信号S_RSTN[1]至S_RSTN[3]、用于错误处理电路的复位信号E_RST[1]至E_RST[3]、以及错误判定信号群。错误判定信号群包括复位取消错误判定信号Erra[1]至Erra[3]、复位发出错误判定信号Errb[1]至Errb[3]、以及时钟错误判定信号CE[1]至CE[3]。

图11所示的错误处理电路8包括错误处理器8[1]至8[3]。下面对错误处理器8[i]的输入信号和动作进行描述，该错误处理器8[i]可以是错误处理器8[1]至8[3]中的任一个。错误处理器8[i]被输入时钟信号CLK[i]、同步复位信号S_RSTN[i]、以及复位信号E_RST[i]。错误处理器8[i]是与时钟信号CLK[i]同步动作的电路，包括与时钟信号CLK[i]同步动作的触发器等。

错误处理器8[i]也被输入错误判定信号群。基于该组错误判定信号群，错误处理器8[i]执行预定的错误处理。当错误判定信号群中的任意一个或多个错误判定信号的信号电平为高电平时(即，当Erra[1]至Erra[3]、Errb[1]至Errb[3]以及CE[1]至CE[3]中的任意一个或多个信号的信号电平为高电平时)，错误处理器8[i]执行预定的应对错误发生的动作作为错误处理。

当同步复位信号S_RSTN[i]处于低电平时，错误处理器8[i]处于复位状态，原则上不执行错误处理。然而，为了使错误处理器8[i]能够在发生与同步复位信号S_RSTN[i]相关的复位错误时有效地发挥功能，错误处理器8[i]被输入复位信号E_RST[i]，以便在复位信号E_RST[i]处于高电平时无论同步复位信号S_RSTN[i]如何都使错误处理器8[i]从复位状态中解除以执行错误处理。

在应对错误发生的动作中，在原则上代入“0”的错误标志中代入“1”。在错误标志中代入“1”的情况下，错误处理电路8向连接到图9中的数字处理装置的主机系统电路(未示出)传送预定的错误发生指示信号。在接收到错误发生指示信号时，主机系统电路执行诸如停止包含图9中的数字处理装置的设备的动作的必要的保护动作。

在应对错误发生的动作中，可以执行使得能够辨别发生了何种错误的动作。最具体地，例如，错误处理电路8可以设有与信号Erra[1]至Erra[3]、Errb[1]至Errb[3]、CE[1]至CE[3]一对一关联的第一至第九错误标志，每个错误标志具有“0”作为其初始值。当信号Erra[1]至Erra[3]、Errb[1]至Errb[3]、CE[1]至CE[3]中的任一个变为高电平时，错误处理电路8可以将“1”仅代入到与九个信号中变为高电平的信号相关联的错误标志中。这里，错误发生指示信号可以包含关于向第一至第九错误标志中的哪一个代入“1”的信息。

错误标志被分配在设于错误处理电路8中的存储器(未示出)。分配有错误标志的存储器可以是诸如EEPROM(电可擦除可编程只读存储器)的非易失性存储器或易失性存储器。

根据图9中的配置，可以对每个时钟信号进行复位错误和时钟错误两者的检测，因此能够构建高可靠性的系统(包括数字处理装置的系统)。

从以上描述中可以理解，时钟信号CLK[1]和CLK[2]是主要使逻辑电路LGa和LGb能够动作的时钟信号。相比之下，时钟信号CLK[3]用作用于检测与时钟信号CLK[1]和CLK[2]相关的时钟错误的安全机制专用时钟信号CLKSM。

[第四实施例]

将对本发明的第四实施例进行描述。根据第一实例的配置(见图6)，仅可以检测E1和E2信号为高电平且S_RSTN信号为低电平的故障、以及信号E1和E2为低电平且信号S_RSTN为高电平的故障(类似的描述适用于第三实例)。这在以检测同步复位信号S_RSTN本身的故障为目的的情况下可谓足以。即便如此，数字处理装置也可以被配置为也能够检测其他类型的故障。

例如，在图6的配置中，考虑输出电路2和4正常但信号E1固定在低电平的故障。这(即，输出电路3的故障)可以通过将当信号S_RSTN和E2处于高电平且信号E1处于低电平时输出高电平信号的AND(与)电路(未示出)添加到故障判定电路5，并将该高电平信号作为表示电路1的故障的信号传送至错误处理电路8(见图9)来检测。

再例如，在图6的配置中，考虑输出电路2和3正常但信号E2固定在高电平的故障。这(即，输出电路4的故障)可以通过将当信号S_RSTN和E1处于低电平且信号E2处于高电平时输出高电平信号的AND电路(未示出)添加到故障判定电路5，并将该高电平信号作为表示电路1的故障的信号传送至错误处理电路8(见图9)来检测。

在图9的配置中，同步复位信号生成电路1[1]至1[3]中的故障判定电路5的功能可以由错误处理电路8承担。具体地(也参见图6)，可以将由同步复位信号生成电路1[1]生成的同步复位信号S_RSTN(S_RSTN[1])及错误判定信号E1和E2、同步复位信号生成电路1[2]生成的同步复位信号S_RSTN(S_RSTN[2])及错误判定信号E1和E2、以及同步复位信号生成电路1[3]生成的同步复位信号S_RSTN(S_RSTN[3])及错误判定信号E1和E2传送至错误处理电路8，以使错误处理电路8承担同步复位信号生成电路1[1]至1[3]中的故障判定电路5的功能。在这种情况下，输出电路2至4和错误处理电路8可以被理解为构成本发明的同步复位信号生成电路。

[第五实施例]

将对本发明的第五实施例进行描述。虽然在第三实施例中假设有两个时钟信号用于逻辑电路，但可以有三个时钟信号用于逻辑电路。具体地，例如，在第三实施例(见图9)的数字处理装置中，除了与时钟信号CLK[1]同步动作的逻辑电路和与时钟信号CLK[2]同步动作的逻辑电路外，还可以设有与时钟信号CLK[4]同步动作的逻辑电路。在这种情况下，图9中的数字处理装置还可以额外包括用于时钟信号CLK[4]的同步复位信号生成电路1[4]、分频器6[4]以及WDT7[4](均未示出)，并且可以将来自生成电路1[4]的信号Erra[4]和Errb[4]以及来自WDT7[4]的信号CE[4]添加至错误判定信号群。在四个以上的时钟信号用于逻辑电路的配置中可以实施类似的变更。

[第六实施例]

将对本发明的第六实施例进行描述。可以有一个时钟信号用于逻辑电路。在这种情况下，可以从第三实施例(见图9至图11)的数字处理装置中省略与时钟信号CLK[1]相关的电路块(包括同步复位信号生成电路1[1]、分频器6[1]、WDT7[1]、逻辑电路LG[1]以及错误处理器8[1])。

[第七实施例]

将本发明的第七实施例进行描述。第三实施例(见图9至11)的数字处理装置可以被变型为不使用对应于安全机制专用时钟信号CLKSM的时钟信号CLK[3]。在这种情况下，可以从第三实施例(见图9至11)的数字处理装置中省略与时钟信号CLK[3]相关的电路块(包括同步复位信号生成电路1[3]、分频器6[3]、WDT7[3]、错误处理器8[3])，并且可以将图9中的时钟信号CLK[1]和CLK[2]、分频器6[1]和6[2]以及WDT7[1]和7[2]视为时钟信号CLK_A和CLK_B、分频器6_A和6_B以及WDT7_A和7_B，从而实现时钟信号CLK[1]和CLK[2]的相互监测。

[第八实施例]

将对本发明的第八实施例进行描述。根据本实施方式的同步复位信号生成电路和数字处理装置可以并入需要与时钟信号同步动作的任意设备中，并且这种设备可以是需要高可靠性的设备。例如，根据本实施方式的同步复位信号生成电路和数字处理装置可以并入或连接到设于车体中的ECU(电子控制单元)，或者可以并入工业设备或用于控制原子反应炉的设备，或者可以并入用于控制铁路上的列车运行的设备。

[第九实施例]

将对本发明的第九实施例进行描述。

在上面的描述中，假设每个FF是正边沿触发的FF；取而代之地，每个FF可以是负边沿触发的FF。

对于以上论及的任何信号，高电平与低电平之间的关系可以逆转。在这一点上，对于以上论及的任何信号，可以视需要采用正逻辑或负逻辑。

半导体装置可以被配置为仅包括根据本实施方式的数字处理装置，或者半导体装置可以被配置为包括根据本实施方式的数字处理装置以及另一装置(例如处理器或存储器)。这里，半导体装置是通过将半导体集成电路封入封装而构建的装置，并且半导体集成电路构成根据本实施方式的数字处理装置，并且视需要构成其他装置。

可以在不脱离所附权利要求中限定的技术概念的范围的情况下视需要以多种方式对本发明的实施方式进行变更。本说明书中描述的实施例方式仅仅是实施本发明的方式的示例，而用于描述本发明的任何术语及其构成要素的含义不限于结合实施方式所述及的含义。以上描述中述及的具体数值仅为示例，显而易见地，可以修改为不同的数值。

附图标记说明

1、1_A、1_B、1[i] 同步复位信号生成电路

2 同步复位信号输出电路

3 第一错误判定信号输出电路

4 第二错误判定信号输出电路

5 故障判定电路

6_A、6_B、6[i] 分频器

7_A、7_B、7[i] 看门狗定时器

8 错误处理电路

LG、LGa、LGb 逻辑电路

CLK、CLK_A、CLK_B、CLK[i] 时钟信号

RSTN 异步复位信号

S_RSTN、S_RSTNA、S_RSTNB、S_RSTN[i] 同步复位信号

E1 第一错误判定信号

E2 第二错误判定信号。

Claims (12)

1.一种同步复位信号生成电路，其被配置为通过使异步复位信号与时钟信号同步来生成同步复位信号，所述同步复位信号生成电路包括：

同步复位信号输出电路，其具有级联排列连接的L个触发器，并且被配置为从所述L个触发器中的末级触发器输出所述同步复位信号；

第一错误判定信号输出电路，其具有级联排列连接的M个触发器，并且被配置为从所述M个触发器中的末级触发器输出第一错误判定信号；

第二错误判定信号输出电路，其具有级联排列连接的N个触发器，并且被配置为从所述N个触发器中的末级触发器输出第二错误判定信号；以及

故障判定电路，其被配置为基于所述同步复位信号、所述第一错误判定信号以及所述第二错误判定信号来判定所述同步复位信号生成电路的故障的有无，

其中，

向所述N个触发器中的初级触发器输入所述第一错误判定信号，

向L、M、N个触发器共同地输入所述时钟信号和所述异步复位信号，并且

L、M、N是同时满足M≥2，L≥M+1，并且M+N≥L+1的整数。

2.根据权利要求1所述的同步复位信号生成电路，其中，

同时满足L≥M+2，并且M+N≥L+2。

3.根据权利要求1或2所述的同步复位信号生成电路，其中，

所述同步复位信号输出电路、所述第一错误判定信号输出电路以及所述第二错误判定信号输出电路中的每个触发器具有数据输入端子、数据输出端子、时钟输入端子以及异步复位输入端子，其中，向每个触发器的所述时钟输入端子输入所述时钟信号，向每个触发器的所述异步复位输入端子输入所述异步复位信号，并且，在两个彼此相邻的触发器之间，来自前级触发器的所述数据输出端子的输出信号被输入至后级触发器的所述数据输入端子，

在所述L个触发器中，向初级触发器的所述数据输入端子输入具有预定逻辑值的信号，并且从末级触发器的所述数据输出端子输出所述同步复位信号；

在所述M个触发器中，向初级触发器的所述数据输入端子输入所述具有预定逻辑值的信号，并且从末级触发器的所述数据输出端子输出所述第一错误判定信号；并且

在所述N个触发器中，向初级触发器的所述数据输入端子输入所述第一错误判定信号，并且从末级触发器的所述数据输出端子输出所述第二错误判定信号。

4.根据权利要求3所述的同步复位信号生成电路，其中，

当被输入处于激活状态的所述异步复位信号时，每个触发器从所述数据输出端子输出具有第一逻辑值的信号；当被输入处于非激活状态的所述异步复位信号时，每个触发器响应于所述时钟信号的预定电平变化而保持向所述数据输入端子的输入信号的逻辑值并从所述数据输出端子输出具有保持的逻辑值的信号，

所述预定逻辑值是第二逻辑值，并且

具有所述第一逻辑值的所述同步复位信号是用于重置被配置为与所述时钟信号同步动作的逻辑电路的信号。

5.根据权利要求4所述的同步复位信号生成电路，其中，

当所述第一错误判定信号和所述第二错误判定信号具有所述第二逻辑值并且所述同步复位信号具有所述第一逻辑值时，所述故障判定电路判定为有所述故障。

6.根据权利要求4或5所述的同步复位信号生成电路，其中，

当所述第一错误判定信号和第二错误判定信号具有所述第一逻辑值并且所述同步复位信号具有所述第二逻辑值时，所述故障判定电路判定为有所述故障。

7.一种数字处理装置，包括：

根据权利要求1至6中任一项所述的同步复位信号生成电路；以及

时钟故障判定电路，

其中，所述时钟故障判定电路基于所述时钟信号和不同于所述时钟信号的另一时钟信号来判定所述时钟信号的故障的有无。

8.根据权利要求7所述的数字处理装置，其中，

所述时钟故障判定电路包括：

分频器，其被配置为通过对所述时钟信号进行分频来生成分频时钟信号；以及

监测电路，其被配置为使用所述另一时钟信号监测所述分频时钟信号中的预定电平变化的间隔，

所述时钟故障判定电路被配置为基于该监测的结果来判定所述时钟信号的故障或所述分频器的故障的有无。

9.根据权利要求8所述的数字处理装置，其中，

所述分频器由各自具有数据输入端子、数据输出端子以及时钟输入端子的多级的分频触发器组成，

在每个分频触发器中，来自所述数据输出端子的输出信号的逻辑反向信号成为向所述数据输入端子的输入信号，并且

在所述多级的分频触发器中，向初级分频触发器的所述时钟输入端子输入所述时钟信号；向除所述初级分频触发器外的各分频触发器的所述时钟输入端子输入来自前级的分频触发器的所述数据输出端子的输出信号，并且

从末级分频触发器的所述数据输出端子输出所述分频时钟信号。

10.一种数字处理装置，包括：

多个同步复位信号生成电路，其包括第一同步复位信号生成电路及第二同步复位信号生成电路；以及

多个时钟故障判定电路，其包括第一时钟故障判定电路及第二时钟故障判定电路，

其中，

将根据权利要求1至6中任一项所述的同步复位信号生成电路用作所述第一同步复位信号生成电路及所述第二同步复位信号生成电路中的每一个，

所述第一同步复位信号生成电路中的所述时钟信号及所述第二同步复位信号生成电路中的所述时钟信号分别为第一时钟信号及第二时钟信号，

所述第一时钟故障判定电路被配置为基于所述第一时钟信号及所述第二时钟信号来判定所述第一时钟信号的故障的有无，并且

所述第二时钟故障判定电路被配置为基于所述第二时钟信号及所述第一时钟信号来判定所述第二时钟信号的故障的有无。

11.根据权利要求10所述的数字处理装置，其中，

所述第一时钟故障判定电路包括：

第一分频器，其被配置为通过对所述第一时钟信号进行分频来生成第一分频时钟信号；以及

第一监测电路，其被配置为使用所述第二时钟信号监测所述第一分频时钟信号中的预定电平变化的间隔，

所述第一时钟故障判定电路被配置为基于该监测结果来判定所述第一时钟信号的故障或所述第一分频器的故障的有无，并且

所述第二时钟故障判定电路包括：

第二分频器，其被配置为通过对所述第二时钟信号进行分频来生成第二分频时钟信号；以及

第二监测电路，其被配置为使用所述第一时钟信号监测所述第二分频时钟信号中的预定电平变化的间隔，

所述第二时钟故障判定电路被配置为基于该监测结果来判定所述第二时钟信号的故障或所述第二分频器的故障的有无。

12.根据权利要求11所述的数字处理装置，其中，

所述第一分频器及所述第二分频器分别由具有数据输入端子、数据输出端子以及时钟输入端子的多级的分频触发器组成，

在每个分频器的各分频触发器中，来自所述数据输出端子的输出信号的逻辑反向信号成为向所述数据输入端子的输入信号，并且

在所述第一分频器中的所述多级的分频触发器中，向初级分频触发器的所述时钟输入端子输入所述第一时钟信号；向除所述初级分频触发器外的各分频触发器的所述时钟输入端子输入来自前级的分频触发器的所述数据输出端子的输出信号，并且从所述第一分频器中的末级分频触发器的所述数据输出端子输出所述第一分频时钟信号，并且

在所述第二分频器中的所述多级的分频触发器中，向初级分频触发器的所述时钟输入端子输入所述第二时钟信号；向除所述初级分频触发器外的各分频触发器的所述时钟输入端子输入来自前级的分频触发器的所述数据输出端子的输出信号，并且从所述第二分频器中的末级分频触发器的所述数据输出端子输出所述第二分频时钟信号。

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