WO2020213334A1 - 同期リセット信号生成回路及びデジタル処理装置 - Google Patents

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WO2020213334A1
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signal
flip
clock
flop
clock signal
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PCT/JP2020/011758
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啓明 木村
黒土　勇二
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ローム株式会社
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    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/10—Output circuits comprising logic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Definitions

  • the present invention relates to a synchronous reset signal generation circuit and a digital processing device.
  • the synchronous reset signal generation circuit is an important circuit that generates the synchronous reset signal necessary for stably initializing the logic circuit, and is widely used from the CPU platform to a simple sequencer.
  • FIG. 12 shows a general synchronous reset signal generation circuit 901.
  • the synchronous reset signal generation circuit 901 is composed of a plurality of flip-flops connected in cascade, and a clock signal CLK'and an asynchronous reset signal RSTN' are commonly input to the plurality of flip-flops.
  • the synchronous reset signal generation circuit 901 generates a synchronous reset signal S RSTN'which is a reset signal synchronized with the clock signal CLK' by synchronizing the asynchronous reset signal RSTN'with the clock signal CLK'.
  • An object of the present invention is to provide a synchronous reset signal generation circuit and a digital processing device that can satisfactorily determine and detect the presence or absence of an abnormality related to synchronous reset.
  • the synchronous reset signal generation circuit has L flip-flops connected in cascade in a synchronous reset signal generation circuit that generates a synchronous reset signal by synchronizing the asynchronous reset signal with a clock signal. It has a synchronous reset signal output unit that outputs the synchronous reset signal from the final stage flip-flop of the L flip-flops, and M flip-flops connected in cascade, and has the final stage of the M flip-flops. It has a first error determination signal output unit that outputs a first error determination signal from the flip-flops and N flip-flops that are connected in cascade, and a second error determination is made from the final stage flip-flops of the N flip-flops.
  • the second error determination signal output unit that outputs a signal, the synchronous reset signal, the first error determination signal, and the second error determination signal, it is determined whether or not there is an abnormality in the synchronous reset signal generation circuit.
  • An abnormality determination unit is provided, and the first error determination signal is input to the first-stage flip-flops in the N flip-flops, and is common to the L, M, and N flip-flops.
  • the clock signal and the asynchronous reset signal are input, and L, M and N are integers satisfying “M ⁇ 2”, “L ⁇ M + 1” and “M + N ⁇ L + 1” (first configuration). is there.
  • the synchronous reset signal generation circuit according to the first configuration may have a configuration (second configuration) in which "L ⁇ M + 2" and "M + N ⁇ L + 2" are satisfied.
  • each flip flop in the synchronous reset signal output unit, the first error determination signal output unit, and the second error determination signal output unit, each flip flop is a data input. It has a terminal, a data output terminal, a clock input terminal, and an asynchronous reset input terminal, and the clock signal and the asynchronous reset signal are input to the clock input terminal and the asynchronous reset input terminal of each flip flop, respectively, and each other.
  • the output signal from the data output terminal of the flip flop on the front stage side in the two adjacent flip flops is input to the data input terminal of the flip flop on the rear stage side, and in the L flip flops, the flip flop of the first stage
  • a signal having a predetermined logic value is input to the data input terminal
  • the synchronous reset signal is output from the data output terminal of the flip flop of the final stage
  • the data input terminal of the flip flop of the first stage in the M flip flops A signal having the predetermined logic value is input to
  • the first error determination signal is output from the data output terminal of the flip flop in the final stage.
  • the data input terminal of the flip flop in the first stage is output.
  • the first error determination signal may be input to the data output terminal of the flip flop in the final stage
  • the second error determination signal may be output from the data output terminal (third configuration).
  • each flip flop outputs a signal having a first logical value from the data output terminal when the asynchronous reset signal in the active state is input, and is not.
  • the asynchronous reset signal in the active state is input, the logical value of the input signal to the data input terminal is held in response to a predetermined level change of the clock signal, and the holding value signal is transmitted from the data output terminal.
  • the predetermined logical value is the second logical value
  • the synchronous reset signal of the first logical value is a signal for resetting a logic circuit that operates in synchronization with the clock signal (fourth).
  • the configuration of) may be used.
  • the abnormality determination unit has the first error determination signal and the second error determination signal having the second logical value, and the synchronous reset.
  • the signal has the first logical value, it may be determined that the abnormality exists (fifth configuration).
  • the abnormality determination unit has the first error determination signal and the second error determination signal having the first logic value, and When the synchronous reset signal has the second logical value, it may be determined that the abnormality exists (sixth configuration).
  • the digital processing device is a digital processing device including a synchronous reset signal generation circuit according to any one of the first to sixth configurations and a clock abnormality determination circuit, and is the clock abnormality determination circuit. Is a configuration (seventh configuration) for determining the presence or absence of an abnormality in the clock signal based on the clock signal and a clock signal different from the clock signal.
  • the clock abnormality determination circuit includes a frequency divider that generates a frequency division clock signal by dividing the clock signal, and a predetermined level change in the frequency division clock signal. Even if it has a monitoring unit that monitors the interval using the other clock signal and determines the presence or absence of an abnormality in the clock signal or the frequency divider from the monitoring result (eighth configuration). good.
  • the frequency divider is composed of a plurality of stages of frequency dividing flip-flops each having a data input terminal, a data output terminal, and a clock input terminal, and each frequency dividing flip-flop.
  • the logical inversion signal of the output signal from the data output terminal is used as an input signal to the data input terminal, and in the plurality of stages of the frequency dividing flip-flop, the clock input terminal of the first stage frequency dividing flip-flop is used. Is input with the clock signal, and the output signal from the data output terminal of the previous-stage frequency-dividing flip-flop is input to the clock input terminal of each frequency-dividing flip-flop other than the first-stage frequency-dividing flip-flop.
  • the configuration may be such that the frequency division clock signal is output from the data output terminal of the final stage frequency division flip-flop (9th configuration).
  • the digital processing apparatus includes a plurality of synchronous reset signal generation circuits including the first and second synchronous reset signal generation circuits, and a plurality of clock abnormality determination circuits including the first and second clock abnormality determination circuits.
  • the synchronous reset signal generation circuit according to any one of the first to sixth configurations is used as each of the first and second synchronous reset signal generation circuits, and the first synchronous reset is provided.
  • the clock signal in the signal generation circuit and the clock signal in the second synchronous reset signal generation circuit are the first clock signal and the second clock signal, respectively, and the first clock abnormality determination circuit includes the first clock signal and the first clock signal.
  • the presence or absence of an abnormality in the first clock signal is determined based on the second clock signal, and the second clock abnormality determination circuit determines the presence or absence of an abnormality in the second clock signal, and the second clock abnormality determination circuit is based on the second clock signal and the first clock signal. It may be a configuration (10th configuration) for determining the presence or absence of an abnormality.
  • the first clock abnormality determination circuit includes a first frequency divider that generates a first divided clock signal by dividing the first clock signal, and the first frequency divider. It has a first monitoring unit that monitors the interval of predetermined level changes in the 1-divided clock signal using the second clock signal, and the first clock signal or the first frequency divider based on the result of the monitoring.
  • the second clock abnormality determination circuit determines the presence or absence of an abnormality, and the second clock abnormality determination circuit has a second frequency divider that generates a second frequency division clock signal by dividing the second clock signal, and the second frequency division clock signal.
  • It has a second monitoring unit that monitors the interval of predetermined level change in the above using the first clock signal, and determines whether or not there is an abnormality in the second clock signal or the second frequency divider from the result of the monitoring. (11th configuration) may be used.
  • each of the first frequency divider and the second frequency divider has a plurality of stages of frequency division having a data input terminal, a data output terminal, and a clock input terminal.
  • the logical inversion signal of the output signal from the data output terminal is used as an input signal to the data input terminal, and the first frequency divider in the first frequency divider is used.
  • the first clock signal is input to the clock input terminal of the first stage frequency dividing flip flop, and the frequency dividing flip flops other than the first stage frequency dividing flip flop are described.
  • the output signal from the data output terminal of the frequency dividing flip flop in the previous stage is input to the clock input terminal, and the first minute from the data output terminal of the frequency dividing flip flop in the final stage in the first frequency divider.
  • a circumferential clock signal is output, and in the multi-stage frequency dividing flip flop in the second frequency divider, the second clock signal is input to the clock input terminal of the first stage frequency dividing flip flop, and the first stage
  • the output signal from the data output terminal of the previous-stage frequency-dividing flipflop is input to the clock input terminal of each frequency-dividing flipflop other than the frequency-dividing flipflop, and the final stage of the second frequency divider is
  • the second frequency division clock signal may be output from the data output terminal of the frequency division flip flop (12th configuration).
  • a synchronous reset signal generation circuit and a digital processing device that can satisfactorily determine and detect the presence or absence of an abnormality related to synchronous reset.
  • FIG. 5 is a signal waveform diagram relating to a synchronous reset signal generation circuit according to an embodiment of the present invention. It is a block diagram of the synchronous reset signal generation circuit which concerns on embodiment of this invention. It is a figure which shows one flip-flop which concerns on embodiment of this invention.
  • FIG. 5 is a signal waveform diagram in a normal state relating to a synchronous reset signal generation circuit according to an embodiment of the present invention. It is a block diagram of the synchronous reset signal generation circuit which concerns on 1st Embodiment of this invention. It is a block diagram of the digital processing apparatus which concerns on 2nd Embodiment of this invention.
  • Level refers to the level of potential, and for any signal a high level has a higher potential than a low level.
  • the inverted signal logical inverted signal
  • the signal inversion signal takes a high level.
  • the switching from low level to high level is called up edge
  • the timing of switching from low level to high level is called up edge timing.
  • the switching from high level to low level is referred to as down edge
  • the timing of switching from high level to low level is referred to as down edge timing.
  • FIG. 1 is a schematic configuration diagram of a digital processing device according to an embodiment of the present invention.
  • the digital processing device of FIG. 1 includes a synchronous reset signal generation circuit 1 and a logic circuit LG.
  • the clock signal CLK and the asynchronous reset signal RSTN are input to the synchronous reset signal generation circuit 1.
  • the clock signal CLK is a square wave signal having a predetermined clock frequency, and therefore the signal level of the clock signal CLK is periodically switched between high level and low level.
  • the asynchronous reset signal RSTN is a signal asynchronous with the clock signal CLK, and takes a high level or a low level signal level.
  • the synchronous reset signal generation circuit 1 generates a synchronous reset signal SRSTN which is a reset signal synchronized with the clock signal CLK by synchronizing the asynchronous reset signal RSTN with the clock signal CLK.
  • the low-level reset signals RSTN and RSTN are in the active state (assertive state), and the high-level reset signals RSTN and RSTN are in the inactive state (negate state).
  • the generation circuit 1 maintains the synchronous reset signal SRSTN at the low level when the low level asynchronous reset signal RSTN is input. Then, when an upedge occurs in the asynchronous reset signal RSTN, an upedge is generated in the synchronous reset signal SRSTN in synchronization with the upedge of the clock signal CLK generated after the upedge .
  • the amount of delay from the up-edge timing of the signal RSTN to the up-edge timing of the signal SRSTN depends on the configuration of the generation circuit 1. After that, when a down edge occurs in the asynchronous reset signal RSTN, the generation circuit 1 immediately causes a down edge in the synchronous reset signal RSTN regardless of the level of the clock signal CLK.
  • the up edge of the synchronous reset signal S RSTN has a reset release function, and the down edge of the synchronous reset signal S RSTN has a reset issuing function.
  • the clock signal CLK and the synchronous reset signal SRSTN are input to the logic circuit LG.
  • the logic circuit LG is a circuit that operates in synchronization with the clock signal CLK, and includes a flip-flop and the like that operate in synchronization with the clock signal CLK.
  • various data signals (not shown) are input to the logic circuit LG, and when the synchronous reset signal SRSTN is at a high level, a predetermined normal operation based on the data signals is executed. .. Normal operation is performed in synchronization with the clock signal CLK.
  • the synchronous reset signal SRSTN is at a low level
  • the above-mentioned normal operation is not executed in the logic circuit LG, and the state of the logic circuit LG (including the state of the flip-flop included in the logic circuit LG) is predetermined. It is maintained in the initial state.
  • the up edge functions as a reset release, and the logic circuit LG thereafter starts from the initial state as described above. Start operation.
  • the down edge functions as a reset issuance, and the state of the logic circuit LG is reset (in other words, initialized) to the initial state.
  • the low-level synchronous reset signal SRSTN functions as a signal for resetting the logic circuit LG that operates in synchronization with the clock signal CLK (that is, resetting the state of the logic circuit LG to the initial state).
  • the digital processing apparatus may include a clock signal generation circuit that generates a clock signal CLK and an asynchronous reset signal generation circuit that generates an asynchronous reset signal RSTN (both not shown).
  • FIG. 3 is a configuration diagram of the synchronous reset signal generation circuit 1.
  • the synchronous reset signal generation circuit 1 includes a synchronous reset signal output unit 2, a first error determination signal output unit 3, a second error determination signal output unit 4, and an abnormality determination unit 5.
  • Each of the output units 2, 3 and 4 is provided with a plurality of flip-flops.
  • the flip-flop 600 shown in FIG. 4 can be used as each flip-flop provided in each of the output units 2, 3 and 4.
  • the flip-flop 600 is a D-type and positive edge-trigger-type flip-flop, and includes a data input terminal (hereinafter, also referred to as a D terminal), a data output terminal (hereinafter, also referred to as a Q terminal), a clock input terminal, and the like. It is provided with an asynchronous reset input terminal (hereinafter, also referred to as a reset input terminal). Negative logic is adopted for the reset input terminal of the FF600. Therefore, the low-level signal for the reset input terminal of the FF600 is an active signal, and the high-level signal for the reset input terminal of the FF600 is an inactive signal.
  • a signal having the first logical value or the second logical value is input to the D terminal of the FF600, and a signal having the first logical value or the second logical value is output from the Q terminal of the FF600.
  • the signal having the first logical value is a low-level signal
  • the signal having the second logical value is a high-level signal.
  • the FF600 when an active signal (here, a low level signal) is input to the reset input terminal, the FF600 outputs a signal having a first logical value corresponding to the logical value in the reset state from the Q terminal.
  • an inactive signal here, a high level signal
  • the FF600 responds to the up edge of the signal input to the clock input terminal and receives an input signal to the D terminal.
  • a signal having a logical value that is captured and held specifically, the logical value of the input signal to the D terminal at the upedge timing of the signal input to the clock input terminal is captured and held) and held. Is output from the Q terminal.
  • the output unit 2 is composed of L FF21s
  • the output unit 3 is composed of M FF31s
  • the output unit 4 is composed of N FF41s.
  • L, M, and N are integers of 2 or more, but the relationship that these integers should satisfy will be described later.
  • a common clock signal CLK is input to the clock input terminal
  • a common asynchronous reset signal RSTN is input to the reset input terminal.
  • FF21, 31 and 41 have the same configuration as FF600 and perform the same operation as FF600. Therefore, when the asynchronous reset signal RSTN is low level, the FF 21 outputs a low level signal from its own Q terminal. The same applies to FF31 and FF41.
  • the FF 21 captures and holds the logical value of the input signal to its own D terminal in response to the up edge of the clock signal CLK (specifically, the clock signal CLK). The logical value of the input signal to the D terminal at the up-edge timing of is taken in and held), and the signal having the held logical value is output from its own Q terminal. The same applies to FF31 and FF41.
  • the FF21 when the asynchronous reset signal RSTN is at a high level. If the input signal to the D terminal at the up edge timing of the clock signal CLK has the first logical value (low level), the FF21 sets the first logical value in synchronization with the up edge of the clock signal CLK. The low-level signal corresponding to the first logical value that is captured, held, and held is output from the Q terminal. If the input signal to the D terminal at the up edge timing of the clock signal CLK has a second logical value (high level), the FF21 sets the second logical value in synchronization with the up edge of the clock signal CLK. A high-level signal corresponding to the second logical value that is captured, held, and held is output from the Q terminal. The same applies to FF31 and FF41.
  • the L FFs 21 are sequentially connected to each other to form an L-stage shift register. That is, the L FF21s are composed of the FF21s of the first stage to the FF21s of the Lth stage, and the Q terminal of the FF21 of the i-th stage is connected to the D terminal of the FF21 of the (i + 1) stage. , The output signal from the Q terminal of the FF21 of the i-th stage is input to the D terminal of the FF21 of the (i + 1) stage (i here is an integer of 1 or more and less than L).
  • the output signal from the Q terminal of the FF21 on the front stage side of the two FF21s adjacent to each other is input to the D terminal of the FF21 on the rear stage side.
  • a high-level signal (a signal having a second logical value) is fixedly input to the D terminal of the first stage FF21 corresponding to the first stage FF21.
  • the output signal from the L-th FF21 the Q terminal corresponding to FF21 of the final stage serves as a synchronous reset signal S RSTN.
  • M FF31s are sequentially connected to each other to form an M-stage shift register. That is, the M FF31s consist of FF31s of the first stage to FF31s of the Mth stage, and the Q terminal of the FF31 of the i-th stage is connected to the D terminal of the FF31 of the (i + 1) stage. , The output signal from the Q terminal of the FF31 of the i-th stage is input to the D terminal of the FF31 of the (i + 1) stage (i here is an integer of 1 or more and less than M).
  • the output signal from the Q terminal of the FF31 on the front stage side of the two FF31s adjacent to each other is input to the D terminal of the FF31 on the rear stage side.
  • a high-level signal (a signal having a second logical value) is fixedly input to the D terminal of the first stage FF31 corresponding to the first stage FF31.
  • the output signal from the Q terminal of the Mth stage FF31 corresponding to the final stage FF31 functions as the first error determination signal E1.
  • N FF41s are connected to each other in a longitudinal manner to form an N-stage shift register. That is, the N FF41s consist of FF41s of the first stage to FF41s of the Nth stage, and the Q terminal of the FF41 of the i-th stage is connected to the D terminal of the FF41 of the (i + 1) stage. , The output signal from the Q terminal of the FF41 of the i-th stage is input to the D terminal of the FF41 of the (i + 1) stage (i here is an integer of 1 or more and less than N).
  • the output signal from the Q terminal of the FF41 on the front stage side of the two FF41s adjacent to each other is input to the D terminal of the FF41 on the rear stage side.
  • the D terminal of the first stage FF41 corresponding to the first stage FF41 is connected to the Q terminal of the final stage FF31 in the output unit 3. Therefore, the first error determination signal E1 is input to the D terminal of the first stage FF41 in the output unit 4.
  • the output signal from the Q terminal of the Nth stage FF41 corresponding to the final stage FF41 functions as the second error determination signal E2.
  • the abnormality determination unit 5 is based on the synchronous reset signal SRSTN from the output unit 2, the first error determination signal E1 from the output unit 3, and the second error determination signal E2 from the output unit 4, and the synchronous reset signal generation circuit 1 Judge the presence or absence of an abnormality in.
  • the abnormality determination unit 5 can output a signal indicating the determination result of the presence or absence of the abnormality to an external circuit (that is, a circuit different from the circuit 1; not shown in FIG. 3).
  • Abnormality is a concept that includes failure and refers to a state different from normal. When any of the circuits 1 has a failure, the circuit 1 has an abnormality.
  • the output units 3 and 4 are circuits provided to detect the presence or absence of an abnormality in the output unit 2. Therefore, it can be understood that the abnormality whose presence or absence is determined by the abnormality determination unit 5 is basically an abnormality of the output unit 2 or an abnormality of the synchronous reset signal SRSTN .
  • the main cause of the abnormality of the synchronous reset signal SRSTN is the failure of the output unit 2.
  • the abnormality determination unit 5 Can be understood as a part for determining the presence or absence of an abnormality in the output units 2 to 4 or an abnormality in the synchronous reset signal SRSTN . It should be noted that “determination” related to an abnormality may be considered to be synonymous with “detection”, and therefore the abnormality determination unit 5 may be considered to be an abnormality detection unit that detects the presence or absence of the above abnormality.
  • FIG. 5 shows the relationship between the signals RSTN, E1, SRSTN, and E2 in a situation where no abnormality has occurred in the synchronous reset signal generation circuit 1 (hereinafter referred to as a normal state).
  • a normal state when an up edge occurs in the asynchronous reset signal RSTN starting from a state where the signals RSTN, E1, S RSTN and E2 are all low level, an up edge occurs in the first error determination signal E1 first, and then synchronization occurs. An upedge occurs in the reset signal SRSTN , and finally an upedge occurs in the second error determination signal E2.
  • the number of stages L of FF21 in the output unit 2 is set to be larger than the number of stages M of FF31 in the output unit 3, and the number of stages L of FF21 in the output unit 2 is larger than the number of stages L of FF21.
  • the total number of stages (M + N) of FF31 and FF41 in 3 and 4 is set large. That is, "M ⁇ L ⁇ M + N" is satisfied.
  • the output unit 3 In order to prevent the final stage FF31 of the output unit 3 from being in the metastable state (in other words, to ensure that the signal E1 is a signal synchronized with the clock signal CLK), the output unit 3
  • the number of stages M of FF31 should be 2 or more.
  • L, M and N are integers satisfying "M ⁇ 2", “L ⁇ M + 1" and "M + N ⁇ L + 1".
  • the circuit 1 (mainly the output unit 2) has an abnormality.
  • This abnormality means a state in which the reset release is not performed correctly, and is therefore referred to as a reset release error or a reset release abnormality. For example, when an abnormality occurs in which the output signal of the final stage FF21 in the output unit 2 is fixed at a low level, a reset release error occurs.
  • the signals E1, SRSTN and E2 should all be at low level. Therefore, for example, if the signals E1 and E2 are at a low level but the signal SRSTN is at a high level, it can be determined that the circuit 1 (mainly the output unit 2) has an abnormality.
  • This abnormality means a state in which reset issuance is not performed correctly, and is therefore referred to as a reset issuance error or a reset issuance abnormality. For example, when an abnormality occurs in which the output signal of the final stage FF21 in the output unit 2 is fixed at a high level, a reset issuance error occurs.
  • the reset release error and the reset issuance error may be collectively referred to as a reset error.
  • the asynchronous reset signal RSTN is not synchronized with the clock signal CLK, when the up edge of the asynchronous reset signal RSTN occurs, a metastable may occur in the FF21 other than the final stage in the output unit 2. The same applies to the output units 3 and 4. Then, after the upedge of the asynchronous reset signal RSTN, when the metastable is generated only in the output unit 3 among the output units 2 and 3, the signal E1 is compared with the case where the metastable is not generated in the output unit 3. The up edge of is delayed by one clock.
  • the presence / absence of an abnormality related to the synchronous reset signal (that is, the presence / absence of a reset error) can be accurately and quickly determined.
  • a system system including a digital processing device
  • FIG. 6 is a configuration diagram of the synchronous reset signal generation circuit 1 according to the first embodiment.
  • the synchronous reset signal output unit 2 is considered separately as a front stage portion composed of FF21s of the first to third stages and a rear stage portion composed of FF21s of the fourth to fifth stages. Can be done.
  • the configuration of the front stage portion is the same as the configuration of the first error determination output unit 3, and it can be considered that “L ⁇ M + 2” is secured by adding the rear stage portion to the front stage portion.
  • the abnormality determination unit 5 includes an OR circuit 51 and AND circuits 52 and 53.
  • the OR circuit 51 outputs the OR signals of the signals SRSTN , E1 and E2 as a reset signal ERST for the error processing circuit.
  • the AND circuit 52 outputs the AND signal of the signal SRSTN and the logical product signal of the signal E1 and the signal E2 as a reset release error determination signal Erra.
  • AND circuit 53 an AND signal of an inverted signal of the inverted signal and the signal E2 of the signal S RSTN signal E1, and outputs as the reset issue an error determination signal ERRB.
  • the reset release error determination signal Erra becomes high level only when the signals E1 and E2 are high level and the signal SRSTN is low level, and becomes low level at other times.
  • the high level signal Erra indicates the occurrence and existence of a reset release error, and the low level signal Erra does not indicate the occurrence and existence of a reset release error.
  • Reset issued error determination signal Errb is only when and signal S RSTN signal E1 and E2 are at low level is a high level, a high level, a low level when otherwise.
  • the high-level signal Errb indicates the occurrence and existence of a reset issuance error
  • the low-level signal Errb does not indicate the occurrence and existence of a reset issuance error.
  • the signals Erra and Errb are transmitted to an error handling circuit (not shown).
  • the error processing circuit executes predetermined error processing based on the signals Erra and Errb. That is, for example, when a high-level signal Erra or a high-level signal Errb is received, the error processing circuit executes a predetermined error occurrence handling process as error processing.
  • the error processing circuit can also operate in synchronization with the clock signal CLK, and like the logic circuit LG in FIG. 1, when the synchronization reset signal SRSTN is at a low level, it is set to the initial state and an error occurs in principle. Stops the execution of processing.
  • a reset signal ERST is input to the error processing circuit, and when the reset signal ERST is at a high level, it is related to the synchronous reset signal SRSTN .
  • the reset of the error processing circuit is released, and the error processing is executed in the error processing circuit.
  • the error processing circuit may include a circuit that operates asynchronously with the clock signal CLK so that the circuit performs error processing including error occurrence handling processing. In this case, the OR circuit 51 and the signal ERST are unnecessary.
  • FIG. 7 is a block diagram of the digital processing apparatus according to the second embodiment.
  • the digital processing apparatus according to the second embodiment includes two synchronous reset signal generation circuits 1, one of which is referred to by the reference numeral “1 A ” and the other is referred to by the reference numeral “1 B ”.
  • the clock signal CLK for synchronizing the reset signal generating circuit 1 A, 1 B referred to respectively, the clock signal CLK A, and CLK B.
  • the clock signals CLK A and CLK B are clock signals CLK that are asynchronous to each other.
  • asynchronous reset signal RSTN to circuits 1 A and 1 B are inputted.
  • the synchronous reset signals S RSTN generated by the circuits 1 A and 1 B are referred to as synchronous reset signals S RSTNA and S RSTNB , respectively.
  • the circuit 1A synchronizes the asynchronous reset signal RSTN with the clock signal CLK A to generate a synchronous reset signal S RSTNA which is a reset signal synchronized with the clock signal CLK A.
  • the circuit 1 B synchronizes the asynchronous reset signal RSTN with the clock signal CLK B to generate a synchronous reset signal S RSTNB which is a reset signal synchronized with the clock signal CLK B.
  • circuit 1 A and 1 B Each of the structure and operation of the circuit 1 A and 1 B is similar to circuit 1 described above.
  • the first and second clock signal generation circuits for generating clock signals CLK A and CLK B and the asynchronous reset signal generation circuit for generating the asynchronous reset signal RSTN May be included.
  • the digital processing apparatus includes a first clock abnormality determination circuit for determining the presence / absence of an abnormality in the clock signal CLK A and a second clock abnormality for determining the presence / absence of an abnormality in the clock signal CLK B.
  • a determination circuit is provided.
  • Each clock abnormality determination circuit includes a frequency divider and a watchdog timer (hereinafter referred to as WDT).
  • the WDT is configured as a window-type WDT.
  • the frequency dividers and WDTs in the first clock abnormality determination circuit are the frequency dividers 6 A and WDT 7 A
  • the frequency dividers and WDT in the second clock abnormality determination circuit are the frequency dividers 6 B and WDT 7 B.
  • the frequency divider 6 A clock signal CLK A and the synchronization reset signal S RSTNA is input.
  • the frequency divider 6 A generates a frequency division clock signal by dividing the clock signal CLK A by a predetermined frequency division ratio in a section where the synchronous reset signal SRSTNA is at a high level (inactive state).
  • Divided clock signal generated by the frequency divider 6 A is output to WDT7 A as a clear signal CLR A.
  • the frequency divider 6 A does not perform the frequency dividing operation, and the clear signal CLR A is maintained at the low level.
  • a clock signal CLK B , a clear signal CLR A, and a synchronous reset signal SRSTNB are input to the WDT7 A.
  • the up edge of the clear signal CLR A corresponds to clear control for the WDT7 A.
  • WDT7 A executes the first WDT process in the section where the synchronous reset signal SRSTNB is at a high level (inactive state). In the 1WDT processing, WDT7 A is, by monitoring the generation interval of the rising edge of the clear signal CLR A (interval changes from a low level at the clear signal CLR A to high level) using the clock signal CLK B, the clock It is determined whether or not the signal CLK A is abnormal. The determination result is output from WDT7 A as a clock error determination signal CE A.
  • the clock error determination signal CE A is a binarized signal that takes a high level or low level signal level, and the high level determination signal CE A indicates that there is an abnormality in the clock signal CLK A or the frequency divider 6 A.
  • the low-level determination signal CE A does not indicate that there is an abnormality in the clock signal CLK A or the frequency divider 6 A.
  • the synchronous reset signal SRSTNB is at the low level (active state)
  • the first WDT process is not executed, and the determination signal CE A is set to the low level.
  • the WDT7 A includes a counter that counts the value CNT A.
  • the counter in WDT7 A adds "1" to the value CNT A each time an up edge of the clock signal CLK B occurs, and resets the value CNT A when an up edge occurs in the clear signal CLR A. (That is, substitute "0" for the value CNT A ).
  • the value CNT A is a predetermined upper limit value REF_H A reached or that the value CNT a is supposed never rising edge occurs in the clear signal CLR a before reaching the predetermined lower limit value REF_L a.
  • the clock signal CLK B and the synchronous reset signal SRSTNB are input to the frequency divider 6 B.
  • the frequency divider 6 B generates a frequency division clock signal by dividing the clock signal CLK B by a predetermined frequency division ratio in a section where the synchronous reset signal SRSTNB is at a high level (inactive state). Divided clock signal generated by the frequency divider 6 B is outputted to WDT7 B as a clear signal CLR B. In the section where the synchronous reset signal SRSTNB is at the low level (active state), the frequency divider 6 B does not perform the frequency dividing operation, and the clear signal CLR B is maintained at the low level.
  • the up edge of the clear signal CLR B corresponds to clear control for WDT7 B.
  • WDT7 B executes the second WDT process in the section where the synchronous reset signal SRSTNA is at a high level (inactive state). In the 2WDT processing, WDT7 B is by monitoring using a clock signal CLK A (the interval changes from a low level at the clear signal CLR B to high level) the clear signal CLR B up edge generation interval, clock It is determined whether or not the signal CLK B is abnormal. The determination result is output from WDT7 B as a clock error determination signal CE B.
  • the WDT 7 B determines that there is an abnormality. Therefore, it can be said that the WDT 7 B determines the presence or absence of an abnormality in the clock signal CLK B or the frequency divider 6 B by the above monitoring.
  • the clock error determination signal CE B is a binarized signal that takes a high level or low level signal level, and the high level determination signal CE B indicates that there is an abnormality in the clock signal CLK B or the frequency divider 6 B.
  • the low-level determination signal CE B does not indicate that there is an abnormality in the clock signal CLK B or the frequency divider 6 B.
  • the second WDT process is not executed, and the determination signal CE B is set to the low level.
  • the WDT7 B includes a counter that counts the value CNT B.
  • the counter in WDT7 B adds "1" to the value CNT B each time an up edge of the clock signal CLK A occurs, and resets the value CNT B when an up edge occurs in the clear signal CLR B. (That is, substitute "0" for the value CNT B ).
  • the value CNT B becomes a predetermined upper limit value REF_H B. reached or that the value CNT B is supposed never rising edge occurs in the clear signal CLR B before reaching the predetermined lower limit value REF_L B.
  • the abnormality indicated by the high-level clock error determination signal CE A or CE B will be referred to as a clock error.
  • the synchronous reset signal generation circuit (1 A , 1 B ) can detect a reset error but cannot detect a clock error.
  • a clock abnormality judgment circuit By adding a clock abnormality judgment circuit to the synchronous reset signal generation circuit, both reset error and clock error can be detected, and a highly reliable system (system including digital processing device) can be formed. It becomes.
  • the WDT7 A functions as a first monitoring unit that monitors the occurrence interval of a predetermined level change in the divided clock signal (clear signal CLR A ) based on the clock signal CLK A by using the clock signal CLK B.
  • the WDT7 B functions as a second monitoring unit that monitors the occurrence interval of a predetermined level change in the frequency-divided clock signal (clear signal CLR B ) based on the clock signal CLK B by using the clock signal CLK A.
  • the specific operation when the predetermined level change is the up edge has been described above, but the predetermined level change may be the down edge.
  • FIG. 8 shows a configuration example of the frequency divider 6.
  • the frequency divider 6 of FIG. 8 can be used as the frequency divider 6 A and can be used as the frequency divider 6 B.
  • the frequency divider 6 receives the inputs of the clock signal CLK and the synchronous reset signal SRSTN , and outputs the divided clock signal obtained by dividing the clock signal CLK as a clear signal CLR.
  • signal CLK, S RSTN, the CLR When using a frequency divider 6 as a frequency divider 6 A, signal CLK, S RSTN, the CLR, respectively, signals CLK A, S RSTNA, may be regarded as CLR A, a frequency divider 6 as a frequency divider 6 B when used, the signal CLK, S RSTN, the CLR, respectively, the signal CLK B, S RSTNB, may be regarded as CLR B.
  • the frequency divider 6 is composed of a plurality of stages of flip-flops 61 (FF61).
  • FF61 flip-flops 61
  • the frequency divider 6 is composed of three FF61s.
  • the three FF61s are referred to by reference numerals "61_1", “61_2” and "61_3”.
  • FF61_1, 61_2, and 61_3 are the first-stage FF61 (first-stage FF61), the second-stage FF61, and the third-stage FF61 (final-stage FF61), respectively.
  • each FF61 the FF600 shown in FIG. 4 is used. Min with respect to the total FF61 reset input terminal that constitutes the frequency divider 6 the synchronization reset signal S RSTN is input.
  • the inverted signal (logical inverted signal) of the output signal from the Q terminal is used as the input signal to the D terminal. That is, when i is an arbitrary integer, the inverted signal (logical inverted signal) of the output signal from the Q terminal of FF61_i becomes the input signal to the D terminal of FF61_i.
  • a clock signal CLK (clock signal CLK A in the frequency divider 6 A and clock signal CLK B in the frequency divider 6 B ) is input to the clock input terminal of the first stage FF61 (that is, FF61_1).
  • the output signal from the Q terminal of the FF61 in the previous stage is input to the clock input terminals of each FF61 other than the FF61 in the first stage. That is, the output signal from the Q terminal of the first stage FF61_1 is input to the clock input terminal of the second stage FF61_2, and the clock input terminal of the third stage FF61_2 is the second stage FF61_2.
  • the output signal from the Q terminal is input.
  • a clear signal CLR as a frequency divider clock signal (clear signal CLR A for the frequency divider 6 A and clear signal CLR B for the frequency divider 6 B ) is output from the Q terminal of the final stage FF61_3.
  • the frequency-divided clock signal output from the Q terminal of FF61_3 is a signal obtained by dividing the clock signal CLK by a frequency division ratio of "8".
  • the number of stages (number) of FF61 is set to 3, but the number of stages (number) of FF61 may be other than 3.
  • the frequency division ratio is "2 n " (n is an arbitrary natural number).
  • a counter may be used to configure the frequency divider, but according to the configuration of the frequency divider 6 in FIG. 8, it is cleared even if a failure occurs in any of the paths for generating the clear signal CLR from the clock signal CLK. Since the normal level change does not occur in the signal CLR (because there is no path for masking the failure), the failure of the frequency divider 6 itself can be reliably detected by the WDT.
  • FIG. 9 is a block diagram of the digital processing apparatus according to the third embodiment.
  • the digital processing apparatus according to the third embodiment includes three synchronous reset signal generation circuits 1.
  • the three synchronous reset signal generation circuits 1 are referred to by reference numerals “1 [1]”, “1 [2]”, and “1 [3]”.
  • Clock signals CLK that are asynchronous to each other are input to the synchronous reset signal generation circuits 1 [1] to 1 [3], and the clock signal CLKs for the synchronous reset signal generation circuits 1 [1], 1 [2], and 1 [3] are input.
  • each of the synchronous reset signal generation circuits 1 [1] to 1 [3] has the same configuration as the synchronous reset signal generation circuit 1 (see FIG. 6) according to the first embodiment, and the synchronous reset signal is generated.
  • i represents an arbitrary integer.
  • a common asynchronous reset signal RSTN is input to the synchronous reset signal generation circuits 1 [1] to 1 [3].
  • the first to third clock signal generation circuits for generating the clock signals CLK [1] to CLK [3] and the asynchronous reset signal generation circuit for generating the asynchronous reset signal RSTN may be included.
  • the synchronous reset signal generation circuit 1 [i] synchronizes the asynchronous reset signal RSTN with the clock signal CLK [i], so that the synchronous reset signal S RSTN [i] is a reset signal synchronized with the clock signal CLK [i]. ] Is generated.
  • the low-level reset signals RSTN and SRSTN [i] are in the active state (asserted state), and the high-level reset signals RSTN and SRSTN [i] are in the inactive state (negate state).
  • the reset signal for the error processing circuit from the synchronous reset signal generation circuit 1 [i] is provided to the abnormality determination unit 5 (see FIG. 6) E RST [i], the reset release error determination signal Erra [i] and the reset issue
  • the error determination signal Errb [i] is output.
  • the digital processing apparatus is provided with logic circuits LGa and LGb.
  • Clock signals CLK [1] and CLK [2] and synchronous reset signals SRSTN [1] and SRSTN [2] are input to the logic circuits LGa and LGb, respectively.
  • the logic circuits LGa and LGb are two logic circuits LG, and as shown in FIG. 10, each logic circuit LG (that is, each of the logic circuits LGa and LGb) has logic circuits LG [1] and LG [2]. Is provided.
  • the logic circuit LG [i] representing the logic circuit LG [1] or LG [2] will be described.
  • the clock signal CLK [i] and the synchronous reset signal SRSTN [i] are input to the logic circuit LG [i].
  • the logic circuit LG [i] is a circuit that operates in synchronization with the clock signal CLK [i], and includes a flip-flop and the like that operate in synchronization with the clock signal CLK [i].
  • various data signals (not shown) are input to the logic circuit LG [i], and when the synchronous reset signal SRSTN [i] is at a high level. , Performs a predetermined normal operation based on the data signal.
  • the normal operation in the logic circuit LG [i] is performed in synchronization with the clock signal CLK [i].
  • the synchronous reset signal SRSTN [i] is at a low level
  • the above normal operation is not executed in the logic circuit LG [i]
  • the state of the logic circuit LG [i] is included in the logic circuit LG [i].
  • the flip-flop state (including the flip-flop state) is maintained in a predetermined initial state.
  • the up edge functions as a reset release, and the logic circuit LG [i] thereafter .
  • the above normal operation is started from the initial state.
  • the down edge functions as a reset issuance, and the state of the logic circuit LG [i] is reset (in other words, initialized) to the initial state. ..
  • the low-level synchronous reset signal SRSTN [i] resets the logic circuit LG [i] that operates in synchronization with the clock signal CLK [i] (that is, the state of the logic circuit LG [i] is initialized. It functions as a signal to reset to the state).
  • the digital processing apparatus includes a frequency divider 6 [1] and a WDT7 [1], and has a clock abnormality determination circuit for determining the presence or absence of an abnormality in the clock signal CLK [1] and a frequency division. It consists of a clock abnormality determination circuit for determining the presence or absence of an abnormality in the clock signal CLK [2], which consists of a device 6 [2] and a WDT7 [2], and a clock consisting of a frequency divider 6 [3] and a WDT7 [3].
  • a clock abnormality determination circuit for determining the presence or absence of an abnormality in the signal CLK [3] is provided.
  • the clear signal supplied from the frequency divider 6 [i] to the WDT7 [i] is referred to by the reference numeral “CLR [i]”.
  • the frequency divider 6 [1] is input clock signal CLK [1] and the synchronization reset signal S RSTN [1], WDT7 clear signal CLR [1] and the clock signal CLK [3] and synchronous reset in [1]
  • the signal SRSTN [3] is input.
  • the clock abnormality determination circuit composed of the frequency divider 6 [1] and WDT7 [1] has an abnormality in the clock signal CLK [1] based on the clock signals CLK [1] and CLK [3] (or the frequency divider 6). The presence or absence of an abnormality in [1]) is determined, and a clock error determination signal CE [1] indicating the determination result is generated and output.
  • the clock abnormality determination circuit composed of the frequency dividers 6 [2] and WDT7 [2] has an abnormality in the clock signal CLK [2] based on the clock signals CLK [2] and CLK [3] (or the frequency divider 6). The presence or absence of an abnormality in [2]) is determined, and a clock error determination signal CE [2] indicating the determination result is generated and output.
  • the clock abnormality determination circuit composed of the frequency dividers 6 [3] and WDT7 [3] has an abnormality in the clock signal CLK [3] based on the clock signals CLK [3] and CLK [2] (or the frequency divider 6). (Presence or absence of abnormality in [3]) is determined, and a clock error determination signal CE [3] indicating the determination result is generated and output.
  • Good frequency divider 6 [3] and WDT7 [3] of the construction and operation are assumed to be identical to the frequency divider 6 A and WDT7 A in FIG. 7, in this case, the signal CLK [3] in FIG. 9, S RSTN [3], CLK [2], S RSTN [2], CLR [3], CE [3], respectively, the signals CLK A , S RSTNA , CLK B , S RSTNB , CLR A , CE A in FIG. You can think of it as.
  • the digital processing apparatus is further provided with an error processing circuit 8.
  • the error processing circuit 8 includes clock signals CLK [1] to CLK [3], synchronous reset signals SRST [1] to SRSTN [3], and reset signals ERST [1] to E for the error processing circuit.
  • RST [3] and an error determination signal group are input.
  • the error determination signal group includes a reset release error determination signal Erra [1] to Erra [3], a reset issuance error determination signal Errb [1] to Errb [3], and a clock error determination signal CE [1] to CE [3]. ] And, including.
  • the error processing circuit 8 includes error processing units 8 [1] to 8 [3].
  • the input signal and operation of the error processing unit 8 [i] representing any of the error processing units 8 [1] to 8 [3] will be described.
  • the clock signal CLK [i], the synchronous reset signal SRSTN [i], and the reset signal ERST [i] are input to the error processing unit 8 [i].
  • the error processing unit 8 [i] is a circuit that operates in synchronization with the clock signal CLK [i], and includes a flip-flop or the like that operates in synchronization with the clock signal CLK [i].
  • An error determination signal group is also input to the error processing unit 8 [i].
  • the error processing unit 8 [i] executes predetermined error processing based on the error determination signal group.
  • the signal level of any one or more error determination signals constituting the error determination signal group is high (that is, the signals Erra [1] to Erra [3], Errb [1], the error processing unit 8 [i] ] To Errb [3] and CE [1] to CE [3], when the signal level of any one or more of the signals is high)
  • a predetermined error occurrence handling process is executed as an error process.
  • the error processing unit 8 [i] When the synchronous reset signal SRSTN [i] is at a low level, the error processing unit 8 [i] is in a reset state and, in principle, stops executing error processing. However, in order to make the error processing unit 8 [i] function effectively when a reset error related to the synchronous reset signal SRSTN [i] occurs, the reset signal ERST [i] is input to the error processing unit 8 [i]. When the reset signal ERST [i] is at a high level, the reset of the error processing unit 8 [i] is released regardless of the synchronous reset signal SRSTN [i], and the error processing unit 8 [i] is reset. Error processing is executed.
  • the error processing circuit 8 transmits a predetermined error occurrence notification signal to the host system circuit (not shown) connected to the digital processing device of FIG.
  • the host system circuit receives the error occurrence notification signal, it executes necessary protective operations such as stopping the operation of the device provided with the digital processing device of FIG.
  • the error occurrence handling process it is possible to perform a process that can distinguish what error occurred.
  • the first to ninth errors associated with the signals Erra [1] to Erra [3], Errb [1] to Errb [3], and CE [1] to CE [3] on a one-to-one basis.
  • a flag is provided in the error processing circuit 8. The initial value of each error flag is "0".
  • the error processing circuit 8 performs them.
  • "1" may be assigned only to the error flag associated with the high-level signal.
  • the error occurrence notification signal may include information indicating which of the first to ninth error flags "1" is assigned.
  • the above error flag is set in a memory (not shown) provided in the error processing circuit 8.
  • the memory in which the error flag is set may be a non-volatile memory such as EEPROM (Electrically Erasable Programmable Read-Only Memory) or a volatile memory.
  • both a reset error and a clock error can be detected for each clock signal, and a highly reliable system (system including a digital processing device) can be formed.
  • the clock signals CLK [1] and CLK [2] are mainly clock signals for operating the logic circuits LGa and LGb.
  • the clock signal CLK [3] functions as a clock signal CLKSM dedicated to the safety mechanism for detecting a clock error related to the clock signals CLK [1] and CLK [2].
  • the output unit 3 when the output units 2 and 4 are normal but the output unit 3 has a failure in which the signal E1 is fixed at a low level, the output unit 3 can be detected (that is, the output unit 3).
  • An AND circuit (not shown) that outputs a high-level signal when the signals SRSTN and E2 are at a high level and the signal E1 is at a low level is provided to the abnormality determination unit 5 so that an abnormality can be detected.
  • the high-level signal may be transmitted to the error processing circuit 8 (see FIG. 9) as a signal indicating an abnormality in the circuit 1.
  • the error processing circuit 8 may be responsible for the function of the abnormality determination unit 5 in the synchronous reset signal generation circuits 1 [1] to 1 [3]. That is (see also FIG. 6), the synchronous reset signal SRSTN ( SRSTN [1]) generated by the synchronous reset signal generation circuit 1 [1], the error determination signals E1 and E2, and the synchronous reset signal generation circuit 1 [ a synchronous reset signal S RSTN (S RSTN [2] ) and error determination signals E1 and E2 generated in 2], synchronous reset signal is generated by synchronizing the reset signal generating circuit 1 [3] S RSTN (S RSTN [3]) and the error determination signals E1 and E2 are transmitted to the error processing circuit 8, and in the error processing circuit 8, the abnormality determination unit 5 in the synchronous reset signal generation circuits 1 [1] to 1 [3]
  • the function may be realized. In this case, it can be considered that the output units 2 to 4 and the error processing circuit 8 form the synchronous reset signal generation circuit according to the present invention
  • the signals Erra [4] and Errb [4] from the generation circuit 1 [4], and the signal CE [4] from the WDT7 [4] may be added to the error determination signal group. The same applies when there are four or more types of clock signals for the logic circuit.
  • a seventh embodiment of the present invention will be described.
  • a modification that does not use the clock signal CLK [3] corresponding to the clock signal CLKSM dedicated to the safety mechanism may be applied.
  • the circuit block related to the clock signal CLK [3] (synchronous reset signal generation circuit 1 [3], frequency divider 6 [ 3], WDT7 [3] and error processing unit 8 [3] are included), and the clock signals CLK [1] and CLK [2], frequency dividers 6 [1] and 6 [2] in FIG. 9 are deleted.
  • WDT7 [1] and 7 [2] are regarded as the clock signals CLK A and CLK B in FIG. 7, the dividers 6 A and 6 B , and the WDT 7 A and 7 B , so that the clock signals CLK [1] and CLK It is preferable to realize mutual monitoring of [2].
  • the synchronous reset signal generation circuit and the digital processing device according to the present embodiment can be mounted on any device that needs to perform an operation synchronized with the clock signal, and the device is particularly required to have high reliability.
  • the synchronous reset signal generation circuit and the digital processing device according to the present embodiment may be mounted on or connected to an ECU (Electronic Control Unit) provided in an automobile vehicle, or may be mounted on or connected to an industrial device or a nuclear reactor control device. It may be mounted, or it may be mounted on a device responsible for running control of a railway.
  • ECU Electronic Control Unit
  • each FF is a positive edge trigger type FF, but each FF may be a negative edge trigger type FF.
  • high level and low level may be reversed for any signal without impairing the above-mentioned purpose.
  • positive logic or negative logic is adopted for any signal.
  • a semiconductor device including only the digital processing device according to the present embodiment may be configured, or a semiconductor device incorporating the digital processing device according to the present embodiment and other devices (arithmetic processing device, memory, etc.) may be configured. You can do it.
  • the semiconductor device here is a device configured by enclosing a semiconductor integrated circuit in a housing, and the digital processing device according to the present embodiment is formed by the semiconductor integrated circuit, and the above-mentioned other devices can also be formed.

Landscapes

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Abstract

非同期リセット信号（ＲＳＴＮ）から同期リセット信号（ＳＲＳＴＮ）を生成する。縦続接続されたＬ個のＦＦ（２１）における最終段のＦＦから同期リセット信号を出力する。縦続接続されたＭ個のＦＦ（３１）における最終段のＦＦから第１エラー判定信号（Ｅ１）を出力する。縦続接続されたＮ個のＦＦ（４１）の内、初段のＦＦにて第１エラー判定信号を受けて最終段のＦＦから第２エラー判定信号（Ｅ１）を出力する。３つの出力に基づき回路の異常の有無を判定する。Ｍ≧２、Ｌ≧Ｍ＋１、Ｍ＋Ｎ≧Ｌ＋１、である。

Description

同期リセット信号生成回路及びデジタル処理装置
　本発明は、同期リセット信号生成回路及びデジタル処理装置に関する。
　同期リセット信号生成回路は、ロジック回路を安定して初期化するために必要な同期リセット信号を生成する重要な回路であり、ＣＰＵプラットフォームから簡単なシーケンサまで幅広く用いられている。
　図１２に一般的な同期リセット信号生成回路９０１を示す。同期リセット信号生成回路９０１は、縦続接続された複数のフリップフロップから成り、複数のフリップフロップには共通してクロック信号ＣＬＫ’及び非同期リセット信号ＲＳＴＮ’が入力される。同期リセット信号生成回路９０１は、非同期リセット信号ＲＳＴＮ’をクロック信号ＣＬＫ’にて同期化することで、クロック信号ＣＬＫ’に同期したリセット信号である同期リセット信号ＳＲＳＴＮ’を生成する。
特開平１０－１６３８２１号公報 特開２００９－８０６３４号公報
　同期リセット信号生成回路に異常がある場合、リセット不良が発生するため、ロジック回路を組み込んだシステム全体に大きな不具合が発生する可能性が高まる。このため、そのような異常の有無を良好に判定及び検出できる技術の開発が望まれる。そのような技術は、特に、車載機器や産業用機器など高信頼性が求められるシステムにおいて重要である（但し、任意のシステムにおいて有益となり得る）。
　本発明は、同期リセットに関わる異常の有無を良好に判定及び検出可能な同期リセット信号生成回路及びデジタル処理装置を提供することを目的とする。
　本発明に係る同期リセット信号生成回路は、非同期リセット信号をクロック信号にて同期化することで同期リセット信号を生成する同期リセット信号生成回路において、縦続接続されたＬ個のフリップフロップを有し、前記Ｌ個のフリップフロップにおける最終段のフリップフロップから前記同期リセット信号を出力する同期リセット信号出力部と、縦続接続されたＭ個のフリップフロップを有し、前記Ｍ個のフリップフロップにおける最終段のフリップフロップから第１エラー判定信号を出力する第１エラー判定信号出力部と、縦続接続されたＮ個のフリップフロップを有し、前記Ｎ個のフリップフロップにおける最終段のフリップフロップから第２エラー判定信号を出力する第２エラー判定信号出力部と、前記同期リセット信号、前記第１エラー判定信号、及び、前記第２エラー判定信号に基づいて、当該同期リセット信号生成回路における異常の有無を判定する異常判定部と、を備え、前記Ｎ個のフリップフロップにおける初段のフリップフロップに対し前記第１エラー判定信号が入力され、前記Ｌ個、前記Ｍ個及び前記Ｎ個のフリップフロップに対し、共通に、前記クロック信号及び前記非同期リセット信号が入力され、Ｌ、Ｍ及びＮは、“Ｍ≧２”、“Ｌ≧Ｍ＋１”且つ“Ｍ＋Ｎ≧Ｌ＋１”を満たす整数である構成（第１の構成）である。
　上記第１の構成に係る同期リセット信号生成回路において、“Ｌ≧Ｍ＋２”且つ“Ｍ＋Ｎ≧Ｌ＋２”が満たされる構成（第２の構成）であっても良い。
　上記第１又は第２の構成に係る同期リセット信号生成回路において、前記同期リセット信号出力部、前記第１エラー判定信号出力部及び前記第２エラー判定信号出力部において、各フリップフロップは、データ入力端子、データ出力端子、クロック入力端子及び非同期リセット入力端子を有して、各フリップフロップの前記クロック入力端子及び前記非同期リセット入力端子に夫々前記クロック信号及び前記非同期リセット信号が入力され、且つ、互いに隣接する２つのフリップフロップにおける前段側のフリップフロップの前記データ出力端子からの出力信号が後段側のフリップフロップの前記データ入力端子に入力され、前記Ｌ個のフリップフロップにおいて、初段のフリップフロップの前記データ入力端子に所定論理値を持つ信号が入力され、最終段のフリップフロップの前記データ出力端子から前記同期リセット信号が出力され、前記Ｍ個のフリップフロップにおいて、初段のフリップフロップの前記データ入力端子に前記所定論理値を持つ信号が入力され、最終段のフリップフロップの前記データ出力端子から前記第１エラー判定信号が出力され、前記Ｎ個のフリップフロップにおいて、初段のフリップフロップの前記データ入力端子に前記第１エラー判定信号が入力され、最終段のフリップフロップの前記データ出力端子から前記第２エラー判定信号が出力される構成（第３の構成）であっても良い。
　上記第３の構成に係る同期リセット信号生成回路において、各フリップフロップは、アクティブ状態の前記非同期リセット信号が入力されているとき、第１論理値を持つ信号を前記データ出力端子から出力し、非アクティブ状態の前記非同期リセット信号が入力されているとき、前記クロック信号の所定レベル変化に応答して前記データ入力端子への入力信号の論理値を保持して保持値の信号を前記データ出力端子から出力し、前記所定論理値は第２論理値であり、前記第１論理値の前記同期リセット信号は、前記クロック信号に同期して動作するロジック回路をリセットするための信号である構成（第４の構成）であっても良い。
　上記第４の構成に係る同期リセット信号生成回路において、前記異常判定部は、前記第１エラー判定信号及び前記第２エラー判定信号が前記第２論理値を有していて、且つ、前記同期リセット信号が前記第１論理値を有しているとき、前記異常が有ると判定する構成（第５の構成）であっても良い。
　上記第４又は第５の構成に係る同期リセット信号生成回路において、前記異常判定部は、前記第１エラー判定信号及び前記第２エラー判定信号が前記第１論理値を有していて、且つ、前記同期リセット信号が前記第２論理値を有しているとき、前記異常が有ると判定する構成（第６の構成）であっても良い。
　本発明に係るデジタル処理装置は、上記第１～第６の構成の何れかに係る同期リセット信号生成回路と、クロック異常判定回路と、を備えたデジタル処理装置であって、前記クロック異常判定回路は、前記クロック信号と、前記クロック信号とは別のクロック信号とに基づき、前記クロック信号の異常の有無を判定する構成（第７の構成）である。
　上記第７の構成に係るデジタル処理装置において、前記クロック異常判定回路は、前記クロック信号を分周することで分周クロック信号を生成する分周器と、前記分周クロック信号における所定レベル変化の間隔を前記別のクロック信号を用いて監視する監視部と、有し、当該監視の結果から前記クロック信号又は前記分周器の異常の有無を判定する構成（第８の構成）であっても良い。
　上記第８の構成に係るデジタル処理装置において、前記分周器は、データ入力端子、データ出力端子及びクロック入力端子を各々に備えた複数段の分周用フリップフロップから成り、各分周用フリップフロップにおいて前記データ出力端子からの出力信号の論理反転信号が前記データ入力端子への入力信号とされ、前記複数段の分周用フリップフロップにおいて、初段の分周用フリップフロップの前記クロック入力端子には前記クロック信号が入力され、初段の分周用フリップフロップ以外の各分周用フリップフロップの前記クロック入力端子には前段の分周用フリップフロップの前記データ出力端子からの出力信号が入力され、最終段の分周用フリップフロップの前記データ出力端子から前記分周クロック信号が出力される構成（第９の構成）であっても良い。
　本発明に係るデジタル処理装置は、第１及び第２同期リセット信号生成回路を含む複数の同期リセット信号生成回路と、第１及び第２クロック異常判定回路を含む複数のクロック異常判定回路と、を備えたデジタル処理装置であって、前記第１及び第２同期リセット信号生成回路の夫々として上記第１～第６の構成の何れかに係る同期リセット信号生成回路が用いられ、前記第１同期リセット信号生成回路におけるクロック信号、前記第２同期リセット信号生成回路におけるクロック信号は、夫々、第１クロック信号、第２クロック信号であり、前記第１クロック異常判定回路は、前記第１クロック信号と前記第２クロック信号とに基づき、前記第１クロック信号の異常の有無を判定し、前記第２クロック異常判定回路は、前記第２クロック信号と前記第１クロック信号とに基づき、前記第２クロック信号の異常の有無を判定する構成（第１０の構成）であっても良い。
　上記第１０の構成に係るデジタル処理装置において、前記第１クロック異常判定回路は、前記第１クロック信号を分周することで第１分周クロック信号を生成する第１分周器と、前記第１分周クロック信号における所定レベル変化の間隔を前記第２クロック信号を用いて監視する第１監視部と、有して、当該監視の結果から前記第１クロック信号又は前記第１分周器の異常の有無を判定し、前記第２クロック異常判定回路は、前記第２クロック信号を分周することで第２分周クロック信号を生成する第２分周器と、前記第２分周クロック信号における所定レベル変化の間隔を前記第１クロック信号を用いて監視する第２監視部と、有して、当該監視の結果から前記第２クロック信号又は前記第２分周器の異常の有無を判定する構成（第１１の構成）であっても良い。
　上記第１１の構成に係るデジタル処理装置において、前記第１分周器及び前記第２分周器の夫々は、データ入力端子、データ出力端子及びクロック入力端子を各々に備えた複数段の分周用フリップフロップから成り、各分周器の各分周用フリップフロップにおいて前記データ出力端子からの出力信号の論理反転信号が前記データ入力端子への入力信号とされ、前記第１分周器における前記複数段の分周用フリップフロップにおいて、初段の分周用フリップフロップの前記クロック入力端子には前記第１クロック信号が入力され、初段の分周用フリップフロップ以外の各分周用フリップフロップの前記クロック入力端子には前段の分周用フリップフロップの前記データ出力端子からの出力信号が入力され、前記第１分周器における最終段の分周用フリップフロップの前記データ出力端子から前記第１分周クロック信号が出力され、前記第２分周器における前記複数段の分周用フリップフロップにおいて、初段の分周用フリップフロップの前記クロック入力端子には前記第２クロック信号が入力され、初段の分周用フリップフロップ以外の各分周用フリップフロップの前記クロック入力端子には前段の分周用フリップフロップの前記データ出力端子からの出力信号が入力され、前記第２分周器における最終段の分周用フリップフロップの前記データ出力端子から前記第２分周クロック信号が出力される構成（第１２の構成）であっても良い。
　本発明によれば、同期リセットに関わる異常の有無を良好に判定及び検出可能な同期リセット信号生成回路及びデジタル処理装置を提供することが可能となる。
本発明の実施形態に係るデジタル処理装置の概略構成図である。 本発明の実施形態に係り、同期リセット信号生成回路に関する信号波形図である。 本発明の実施形態に係る同期リセット信号生成回路の構成図である。 本発明の実施形態に係る１つフリップフロップを示す図である。 本発明の実施形態に係り、同期リセット信号生成回路に関する正常状況での信号波形図である。 本発明の第１実施例に係る同期リセット信号生成回路の構成図である。 本発明の第２実施例に係るデジタル処理装置の構成図である。 本発明の第２実施例に係る分周器の構成図である。 本発明の第３実施例に係るデジタル処理装置の構成図である。 図９のロジック回路の内部構成図である。 図９のエラー処理回路の内部構成図である。 従来の同期リセット信号生成回路の構成図である。
　以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“ＲＳＴＮ”によって参照される非同期リセット信号は（図１参照）、非同期リセット信号ＲＳＴＮと表記されることもあるし、リセット信号ＲＳＴＮ又は信号ＲＳＴＮと略記されることもあり得るが、それらは全て同じものを指す。
　まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の信号についてハイレベルはローレベルよりも高い電位を有する。或る任意の注目した信号について、注目した信号がハイレベルであるとき、当該注目した信号の反転信号（論理反転信号）はローレベルをとり、注目した信号がローレベルであるとき、当該注目した信号の反転信号（論理反転信号）はハイレベルをとる。
　任意の信号において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。
　図１は本発明の実施形態に係るデジタル処理装置の概略構成図である。図１のデジタル処理装置は、同期リセット信号生成回路１と、ロジック回路ＬＧと、を備える。
　同期リセット信号生成回路１には、クロック信号ＣＬＫと、非同期リセット信号ＲＳＴＮと、が入力される。クロック信号ＣＬＫは所定のクロック周波数を有する矩形波信号であり、故に、クロック信号ＣＬＫの信号レベルは周期的にハイレベル及びローレベル間で切り替わる。
　非同期リセット信号ＲＳＴＮは、クロック信号ＣＬＫとは非同期の信号であって、ハイレベル又はローレベルの信号レベルをとる。同期リセット信号生成回路１は、非同期リセット信号ＲＳＴＮをクロック信号ＣＬＫにて同期化することで、クロック信号ＣＬＫに同期したリセット信号である同期リセット信号ＳＲＳＴＮを生成する。
　ここでは、リセット信号ＲＳＴＮ及びＳＲＳＴＮに対して負論理が採用されていることを想定する。故に、ローレベルのリセット信号ＲＳＴＮ及びＳＲＳＴＮはアクティブ状態（アサートの状態）にあり、ハイレベルのリセット信号ＲＳＴＮ及びＳＲＳＴＮは非アクティブ状態（ネゲートの状態）にある。
　図２を参照し、生成回路１は、ローレベルの非同期リセット信号ＲＳＴＮが入力されているとき、同期リセット信号ＳＲＳＴＮをローレベルに維持する。そして、非同期リセット信号ＲＳＴＮにアップエッジが生じると、そのアップエッジの後に生じるクロック信号ＣＬＫのアップエッジに同期して同期リセット信号ＳＲＳＴＮにアップエッジを生じさせる。信号ＲＳＴＮのアップエッジタイミングから信号ＳＲＳＴＮのアップエッジタイミングまでの遅延量は生成回路１の構成に依存する。その後、非同期リセット信号ＲＳＴＮにダウンエッジが生じると、生成回路１は、クロック信号ＣＬＫのレベルに関係なく、直ちに同期リセット信号ＳＲＳＴＮにダウンエッジを生じさせる。
　同期リセット信号ＳＲＳＴＮのアップエッジはリセット解除の機能を持ち、同期リセット信号ＳＲＳＴＮのダウンエッジはリセット発行の機能を持つ。
　ロジック回路ＬＧにはクロック信号ＣＬＫ及び同期リセット信号ＳＲＳＴＮが入力される。ロジック回路ＬＧは、クロック信号ＣＬＫに同期して動作する回路であり、クロック信号ＣＬＫに同期して動作するフリップフロップ等を含む。ロジック回路ＬＧには、信号ＣＬＫ及びＳＲＳＴＮに加えて、図示されない様々なデータ信号が入力されており、同期リセット信号ＳＲＳＴＮがハイレベルであるときには、データ信号に基づく所定の通常動作を実行する。通常動作はクロック信号ＣＬＫに同期して行われる。一方、同期リセット信号ＳＲＳＴＮがローレベルであるとき、ロジック回路ＬＧにて上記通常動作が実行されず、ロジック回路ＬＧの状態（ロジック回路ＬＧに含まれるフリップフロップの状態を含む）は、所定の初期状態に維持される。
　故に、ロジック回路ＬＧが初期状態であるときにおいて、同期リセット信号ＳＲＳＴＮにアップエッジが生じると、当該アップエッジはリセット解除として機能し、ロジック回路ＬＧは、以後、初期状態を起点にして上記通常動作を開始する。その後、同期リセット信号ＳＲＳＴＮにダウンエッジが生じると、当該ダウンエッジはリセット発行として機能し、ロジック回路ＬＧの状態は初期状態へとリセット（換言すれば初期化）される。このように、ローレベルの同期リセット信号ＳＲＳＴＮは、クロック信号ＣＬＫに同期して動作するロジック回路ＬＧをリセットする（即ちロジック回路ＬＧの状態を初期状態にリセットする）ための信号として機能する。
　尚、図１には、ロジック回路ＬＧが１つしか示されていないが、本実施形態に係るデジタル処理装置にロジック回路ＬＧが複数設けられていても良い。また、本実施形態に係るデジタル処理装置に、クロック信号ＣＬＫを生成するクロック信号生成回路や非同期リセット信号ＲＳＴＮを生成する非同期リセット信号生成回路（双方不図示）が含まれていても良い。
　図３は同期リセット信号生成回路１の構成図である。同期リセット信号生成回路１は、同期リセット信号出力部２と、第１エラー判定信号出力部３と、第２エラー判定信号出力部４と、異常判定部５と、を備える。
　出力部２、３及び４の夫々には複数のフリップフロップが備えられている。出力部２、３及び４の夫々に設けられる各フリップフロップとして、図４に示すフリップフロップ６００が用いることができる。
　フリップフロップ６００の構成及び動作について説明する。以下、フリップフロップをＦＦと表記することがある。ＦＦ６００は、Ｄ型且つポジティブエッジトリガ型のフリップフロップであって、データ入力端子（以下Ｄ端子とも称され得る）と、データ出力端子（以下Ｑ端子とも称され得る）と、クロック入力端子と、非同期リセット入力端子（以下リセット入力端子とも称され得る）と、を備える。ＦＦ６００のリセット入力端子には負論理が採用されている。故に、ＦＦ６００のリセット入力端子に対するローレベルの信号はアクティブ状態の信号であり、ＦＦ６００のリセット入力端子に対するハイレベルの信号は非アクティブ状態の信号である。
　ＦＦ６００のＤ端子には第１論理値又は第２論理値を有する信号が入力され、ＦＦ６００のＱ端子からは第１論理値又は第２論理値を有する信号が出力される。ここでは、第１論理値を有する信号はローレベルの信号であるとし、第２論理値を有する信号はハイレベルの信号であるとする。
　ＦＦ６００において、リセット入力端子にアクティブ状態の信号（ここではローレベルの信号）が入力されているとき、ＦＦ６００はリセット状態の論理値に相当する第１論理値を有する信号をＱ端子から出力する。ＦＦ６００においてリセット入力端子に非アクティブ状態の信号（ここではハイレベルの信号）が入力されているとき、ＦＦ６００はクロック入力端子に入力される信号のアップエッジに応答してＤ端子への入力信号の論理値を取り込んで保持し（詳細には、クロック入力端子に入力される信号のアップエッジタイミングにおけるＤ端子への入力信号の論理値を取り込んで保持し）、保持している論理値を有する信号をＱ端子から出力する。
　図３の構成の説明に戻る。出力部２はＬ個のＦＦ２１から成り、出力部３はＭ個のＦＦ３１から成り、出力部４はＮ個のＦＦ４１から成る。Ｌ、Ｍ及びＮは２以上の整数であるが、それらの整数が満たすべき関係については後述される。
　出力部２、３及び４における全てのＦＦ２１、３１及び４１において、クロック入力端子には共通のクロック信号ＣＬＫが入力され、リセット入力端子には共通の非同期リセット信号ＲＳＴＮが入力される。
　ＦＦ２１、３１及び４１は、ＦＦ６００と同一の構成を有し、ＦＦ６００と同一の動作を行う。このため、非同期リセット信号ＲＳＴＮがローレベルであるとき、ＦＦ２１は自身のＱ端子からローレベルの信号を出力する。ＦＦ３１及びＦＦ４１についても同様である。一方、非同期リセット信号ＲＳＴＮがハイレベルであるとき、ＦＦ２１は、クロック信号ＣＬＫのアップエッジに応答して自身のＤ端子への入力信号の論理値を取り込んで保持し（詳細には、クロック信号ＣＬＫのアップエッジタイミングにおけるＤ端子への入力信号の論理値を取り込んで保持し）、保持している論理値を有する信号を自身のＱ端子から出力する。ＦＦ３１及びＦＦ４１についても同様である。
　より具体的には、或る注目した１つのＦＦ２１に関し、非同期リセット信号ＲＳＴＮがハイレベルである場合において、
　クロック信号ＣＬＫのアップエッジタイミングにおけるＤ端子への入力信号が第１論理値（ローレベル）を有しているならば、当該ＦＦ２１は、クロック信号ＣＬＫのアップエッジに同期して第１論理値を取り込んで保持し、保持している第１論理値に対応したローレベルの信号をＱ端子から出力し、
　クロック信号ＣＬＫのアップエッジタイミングにおけるＤ端子への入力信号が第２論理値（ハイレベル）を有しているならば、当該ＦＦ２１は、クロック信号ＣＬＫのアップエッジに同期して第２論理値を取り込んで保持し、保持している第２論理値に対応したハイレベルの信号をＱ端子から出力する。
　ＦＦ３１及びＦＦ４１についても同様である。
　同期リセット信号出力部２において、Ｌ個のＦＦ２１は互いに縦続接続されてＬ段のシフトレジスタを構成する。即ち、Ｌ個のＦＦ２１は第１段目のＦＦ２１から第Ｌ段目のＦＦ２１から成り、第ｉ段目のＦＦ２１のＱ端子が第（ｉ＋１）段目のＦＦ２１のＤ端子に接続されることで、第ｉ段目のＦＦ２１のＱ端子からの出力信号が第（ｉ＋１）段目のＦＦ２１のＤ端子に入力される（ここにおけるｉは１以上且つＬ未満の整数）。つまり、互いに隣接する２つのＦＦ２１における前段側のＦＦ２１のＱ端子からの出力信号が後段側のＦＦ２１のＤ端子に入力される。初段のＦＦ２１に相当する第１段目のＦＦ２１のＤ端子にはハイレベルの信号（第２論理値を有する信号）が固定して入力される。最終段のＦＦ２１に相当する第Ｌ段目のＦＦ２１のＱ端子からの出力信号は同期リセット信号ＳＲＳＴＮとして機能する。
　第１エラー判定信号出力部３において、Ｍ個のＦＦ３１は互いに縦続接続されてＭ段のシフトレジスタを構成する。即ち、Ｍ個のＦＦ３１は第１段目のＦＦ３１から第Ｍ段目のＦＦ３１から成り、第ｉ段目のＦＦ３１のＱ端子が第（ｉ＋１）段目のＦＦ３１のＤ端子に接続されることで、第ｉ段目のＦＦ３１のＱ端子からの出力信号が第（ｉ＋１）段目のＦＦ３１のＤ端子に入力される（ここにおけるｉは１以上且つＭ未満の整数）。つまり、互いに隣接する２つのＦＦ３１における前段側のＦＦ３１のＱ端子からの出力信号が後段側のＦＦ３１のＤ端子に入力される。初段のＦＦ３１に相当する第１段目のＦＦ３１のＤ端子にはハイレベルの信号（第２論理値を有する信号）が固定して入力される。最終段のＦＦ３１に相当する第Ｍ段目のＦＦ３１のＱ端子からの出力信号は第１エラー判定信号Ｅ１として機能する。
　第２エラー判定信号出力部４において、Ｎ個のＦＦ４１は互いに縦続接続されてＮ段のシフトレジスタを構成する。即ち、Ｎ個のＦＦ４１は第１段目のＦＦ４１から第Ｎ段目のＦＦ４１から成り、第ｉ段目のＦＦ４１のＱ端子が第（ｉ＋１）段目のＦＦ４１のＤ端子に接続されることで、第ｉ段目のＦＦ４１のＱ端子からの出力信号が第（ｉ＋１）段目のＦＦ４１のＤ端子に入力される（ここにおけるｉは１以上且つＮ未満の整数）。つまり、互いに隣接する２つのＦＦ４１における前段側のＦＦ４１のＱ端子からの出力信号が後段側のＦＦ４１のＤ端子に入力される。初段のＦＦ４１に相当する第１段目のＦＦ４１のＤ端子は、出力部３における最終段のＦＦ３１のＱ端子に接続される。故に、出力部４における初段のＦＦ４１のＤ端子には第１エラー判定信号Ｅ１が入力される。出力部４において、最終段のＦＦ４１に相当する第Ｎ段目のＦＦ４１のＱ端子からの出力信号は第２エラー判定信号Ｅ２として機能する。
　異常判定部５は、出力部２からの同期リセット信号ＳＲＳＴＮ、出力部３からの第１エラー判定信号Ｅ１及び出力部４からの第２エラー判定信号Ｅ２に基づいて、同期リセット信号生成回路１における異常の有無を判定する。異常判定部５は、その異常の有無の判定結果を示す信号を外部回路（即ち回路１と異なる回路；図３において不図示）に対して出力することができる。異常は、故障を含む概念であって、正常とは異なる状態を指す。回路１の何れかに故障が生じているとき、回路１には異常がある。
　出力部３及び４は出力部２の異常の有無を検知するために設けられる回路である。故に、異常判定部５にて有無が判定される異常は、基本的に出力部２の異常又は同期リセット信号ＳＲＳＴＮの異常であると解して良い。同期リセット信号ＳＲＳＴＮの異常の主要因は出力部２の故障である。但し、後述されるように、出力部２だけでなく出力部３又は４の異常の有無をも判定しうるように異常判定部５を構成することも可能であり、この場合、異常判定部５は、出力部２～４の異常又は同期リセット信号ＳＲＳＴＮの異常の有無を判定する部位である、と解することができる。尚、異常に関わる“判定”は“検出”と同義であると考えて良く、故に異常判定部５は上記の異常の有無を検出する異常検出部であると考えても良い。
　図５に、同期リセット信号生成回路１に何ら異常が生じていない状況（以下、正常状況と称する）における信号ＲＳＴＮ、Ｅ１、ＳＲＳＴＮ及びＥ２の関係を示す。正常状況において、信号ＲＳＴＮ、Ｅ１、ＳＲＳＴＮ及びＥ２が全てローレベルである状態を起点に非同期リセット信号ＲＳＴＮにアップエッジが生じると、まず第１エラー判定信号Ｅ１にアップエッジが生じ、次に同期リセット信号ＳＲＳＴＮにアップエッジが生じ、最後に第２エラー判定信号Ｅ２にアップエッジが生じる。クロック信号ＣＬＫの周期（周期の時間長さ）を“ｔＣＬＫ”にて表すと、典型的には、信号ＲＳＴＮのアップエッジタイミングから見た、信号Ｅ１のアップエッジタイミングまでの時間は“Ｍ×ｔＣＬＫ＋Δ”となり、信号ＳＲＳＴＮのアップエッジタイミングまでの時間は“Ｌ×ｔＣＬＫ＋Δ”となり、信号Ｅ２のアップエッジタイミングまでの時間は“（Ｍ＋Ｎ）×ｔＣＬＫ＋Δ”となることが期待される。時間Δは周期ｔＣＬＫよりも短い。
　このようなアップエッジの発生順序を実現すべく、出力部３におけるＦＦ３１の段数Ｍよりも出力部２におけるＦＦ２１の段数Ｌは大きく設定され、且つ、出力部２におけるＦＦ２１の段数Ｌよりも出力部３及び４におけるＦＦ３１及びＦＦ４１の段数の合計（Ｍ＋Ｎ）が大きく設定される。つまり、“Ｍ＜Ｌ＜Ｍ＋Ｎ”が満たされる。
　一方で、出力部３の最終段のＦＦ３１がメタステーブル状態となることを抑制すべく（換言すれば信号Ｅ１を確実にクロック信号ＣＬＫにて同期化された信号とすべく）、出力部３におけるＦＦ３１の段数Ｍは２以上とすべきである。まとめると、Ｌ、Ｍ及びＮは、“Ｍ≧２”、“Ｌ≧Ｍ＋１”且つ“Ｍ＋Ｎ≧Ｌ＋１”を満たす整数とされる。
　これにより　仮に、信号Ｅ１及びＥ２がハイレベルであるのに信号ＳＲＳＴＮがローレベルであれば、回路１（主として出力部２）に異常があると判定することができる。この異常は、リセット解除が正しく行われない状態を意味するので、リセット解除エラー又はリセット解除異常と称される。例えば、出力部２における最終段のＦＦ２１の出力信号がローレベルに固定される異常が発生したとき、リセット解除エラーが発生する。
　また、これとは別に、信号ＲＳＴＮがローレベルであるときには信号Ｅ１、ＳＲＳＴＮ及びＥ２が全てローレベルとなるはずである。故に例えば、信号Ｅ１及びＥ２がローレベルであるのに信号ＳＲＳＴＮがハイレベルであれば、回路１（主として出力部２）に異常があると判定することができる。この異常は、リセット発行が正しく行われない状態を意味するので、リセット発行エラー又はリセット発行異常と称される。例えば、出力部２における最終段のＦＦ２１の出力信号がハイレベルに固定される異常が発生したとき、リセット発行エラーが発生する。
　尚、以下では、リセット解除エラー及びリセット発行エラーを、まとめてリセットエラーと称することがある。
　非同期リセット信号ＲＳＴＮはクロック信号ＣＬＫと同期していないので、非同期リセット信号ＲＳＴＮのアップエッジが生じたとき、出力部２において、最終段以外のＦＦ２１にてメタステーブルが発生することがある。出力部３及び４についても同様である。そして、非同期リセット信号ＲＳＴＮのアップエッジの後、出力部２及び３の内、出力部３のみにおいてメタステーブルが発生した場合、出力部３にメタステーブルが発生しなかった場合との比較において信号Ｅ１のアップエッジが１クロック分だけ遅れる。そうすると、“Ｌ＝Ｍ＋１”であったならば、非同期リセット信号ＲＳＴＮのアップエッジに応答して、まず第１エラー判定信号Ｅ１にアップエッジが生じ、次に同期リセット信号ＳＲＳＴＮにアップエッジが生じるという順序が満たされないおそれが生じる。同様に、“Ｍ＋Ｎ＝Ｌ＋１”であったならば、非同期リセット信号ＲＳＴＮのアップエッジに応答して、同期リセット信号ＳＲＳＴＮにアップエッジが生じ、その後に第２エラー判定信号Ｅ２のアップエッジが生じるという順序が満たされないおそれが生じる。
　これらのおそれを排除すべく、Ｌ、Ｍ及びＮは、“Ｍ≧２”、“Ｌ≧Ｍ＋２”且つ“Ｍ＋Ｎ≧Ｌ＋２”を満たすことが望ましい。但し、メタステーブルが生じないようにするための対策が各ＦＦに施されている場合などにあっては、“Ｌ＝Ｍ＋１”且つ“Ｍ＋Ｎ＝Ｌ＋１”であっても実害が無いこともある。
　本実施形態の構成によれば、同期リセット信号に関わる異常の有無（即ちリセットエラーの有無）を正確に且つ迅速に判定することができる。結果、当該異常の発生に伴う保護動作によりシステム（デジタル処理装置を含むシステム）の不具合を未然に防ぐといったことが可能となり、信頼性又は安全性の高いシステムを構築することが可能となる。
　上述のデジタル処理装置（特に同期リセット信号生成回路１）に関する具体的な構成例や動作例などを、以下の第１～第９実施例の中で説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の第１～第９実施例に適用され、各実施例において、上述の事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、第１～第９実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち第１～第９実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
［第１実施例］
　本発明の第１実施例を説明する。図６は第１実施例に係る同期リセット信号生成回路１の構成図である。第１実施例では、“（Ｌ，Ｍ，Ｎ）＝（５，３，４）”に設定されている。この場合、同期リセット信号出力部２を、第１段目～第３段目のＦＦ２１から成る前段部と、第４段目～第５段目のＦＦ２１から成る後段部と、に分けて考えることができる。前段部の構成は第１エラー判定出力部３の構成と同じであり、前段部に対して後段部を付加することで、“Ｌ≧Ｍ＋２”を担保していると考えることもできる。
　第１実施例に係る異常判定部５は、ＯＲ回路５１と、ＡＮＤ回路５２及び５３を備える。ＯＲ回路５１は、信号ＳＲＳＴＮ、Ｅ１及びＥ２の論理和信号を、エラー処理回路用のリセット信号ＥＲＳＴとして出力する。ＡＮＤ回路５２は、信号ＳＲＳＴＮの反転信号と信号Ｅ１と信号Ｅ２との論理積信号を、リセット解除エラー判定信号Ｅｒｒａとして出力する。ＡＮＤ回路５３は、信号ＳＲＳＴＮと信号Ｅ１の反転信号と信号Ｅ２の反転信号との論理積信号を、リセット発行エラー判定信号Ｅｒｒｂとして出力する。
　リセット解除エラー判定信号Ｅｒｒａは、信号Ｅ１及びＥ２がハイレベルであって且つ信号ＳＲＳＴＮがローレベルであるときに限り、ハイレベルとなり、それ以外のときにはローレベルとなる。ハイレベルの信号Ｅｒｒａはリセット解除エラーの発生及び存在を示し、ローレベルの信号Ｅｒｒａはリセット解除エラーの発生及び存在を示さない。
　リセット発行エラー判定信号Ｅｒｒｂは、信号Ｅ１及びＥ２がローレベルであって且つ信号ＳＲＳＴＮがハイレベルであるときに限り、ハイレベルとなり、それ以外のときにはローレベルとなる。ハイレベルの信号Ｅｒｒｂはリセット発行エラーの発生及び存在を示し、ローレベルの信号Ｅｒｒｂはリセット発行エラーの発生及び存在を示さない。
　信号Ｅｒｒａ及びＥｒｒｂは、図示されないエラー処理回路に送信される。エラー処理回路は、信号Ｅｒｒａ及びＥｒｒｂに基づいて所定のエラー処理を実行する。即ち例えば、ハイレベルの信号Ｅｒｒａ又はハイレベルの信号Ｅｒｒｂを受けたとき、エラー処理回路は、エラー処理として所定のエラー発生対応処理を実行する。
　尚、エラー処理回路も、クロック信号ＣＬＫに同期して動作可能であり、図１のロジック回路ＬＧと同様に、同期リセット信号ＳＲＳＴＮがローレベルであるときには、初期状態とされて、原則としてエラー処理の実行を停止する。但し、リセットエラーの発生時にエラー処理回路を有効に機能させるため、エラー処理回路にはリセット信号ＥＲＳＴが入力されており、リセット信号ＥＲＳＴがハイレベルであるときには、同期リセット信号ＳＲＳＴＮに関わらずエラー処理回路のリセットが解除されて、エラー処理回路にてエラー処理が実行されるようになっている。但し、エラー処理回路にクロック信号ＣＬＫとは非同期で動作する回路を含めておき、当該回路にてエラー発生対応処理を含むエラー処理を行わせるようにしても良い。この場合には、ＯＲ回路５１及び信号ＥＲＳＴは不要である。
［第２実施例］
　本発明の第２実施例を説明する。本実施形態に係るデジタル処理装置は複数の同期リセット信号生成回路１を有していて良い。第２実施例では、デジタル処理装置に２つの同期リセット信号生成回路１が設けられているものとする。図７は第２実施例に係るデジタル処理装置の構成図である。第２実施例に係るデジタル処理装置は２つの同期リセット信号生成回路１を備え、その内の一方を符号“１Ａ”にて参照し、他方を符号“１Ｂ”にて参照する。同期リセット信号生成回路１Ａ、１Ｂに対するクロック信号ＣＬＫを、夫々、クロック信号ＣＬＫＡ、ＣＬＫＢと称する。クロック信号ＣＬＫＡ及びＣＬＫＢは互いに非同期のクロック信号ＣＬＫである。
　回路１Ａ及び１Ｂに対し共通の非同期リセット信号ＲＳＴＮが入力される。回路１Ａ、１Ｂにて生成される同期リセット信号ＳＲＳＴＮを、夫々、同期リセット信号ＳＲＳＴＮＡ、ＳＲＳＴＮＢと称する。回路１Ａは、非同期リセット信号ＲＳＴＮをクロック信号ＣＬＫＡにて同期化することで、クロック信号ＣＬＫＡに同期したリセット信号である同期リセット信号ＳＲＳＴＮＡを生成する。回路１Ｂは、非同期リセット信号ＲＳＴＮをクロック信号ＣＬＫＢにて同期化することで、クロック信号ＣＬＫＢに同期したリセット信号である同期リセット信号ＳＲＳＴＮＢを生成する。
　回路１Ａ及び１Ｂの夫々の構成及び動作は上述の回路１と同様である。尚、第２実施例に係るデジタル処理装置に、クロック信号ＣＬＫＡ及びＣＬＫＢを生成する第１及び第２クロック信号生成回路や非同期リセット信号ＲＳＴＮを生成する非同期リセット信号生成回路（全て不図示）が含まれていても良い。
　第２実施例に係るデジタル処理装置には、クロック信号ＣＬＫＡの異常の有無を判定するための第１クロック異常判定回路と、クロック信号ＣＬＫＢの異常の有無を判定するための第２クロック異常判定回路と、が備えられている。
　各クロック異常判定回路は、分周器とウォッチドッグタイマ（以下、ＷＤＴと称する）とを備えて成る。ＷＤＴはウィンドウ型のＷＤＴとして構成される。第１クロック異常判定回路における分周器及びＷＤＴは分周器６Ａ及びＷＤＴ７Ａであり、第２クロック異常判定回路における分周器及びＷＤＴは分周器６Ｂ及びＷＤＴ７Ｂである。
　分周器６Ａにはクロック信号ＣＬＫＡ及び同期リセット信号ＳＲＳＴＮＡが入力される。分周器６Ａは、同期リセット信号ＳＲＳＴＮＡがハイレベル（非アクティブ状態）である区間において、クロック信号ＣＬＫＡを所定の分周比にて分周することにより分周クロック信号を生成する。分周器６Ａにて生成された分周クロック信号はクリア信号ＣＬＲＡとしてＷＤＴ７Ａに出力される。同期リセット信号ＳＲＳＴＮＡがローレベル（アクティブ状態）である区間では、分周器６Ａにて分周動作は行われず、クリア信号ＣＬＲＡはローレベルに維持される。
　ＷＤＴ７Ａには、クロック信号ＣＬＫＢ、クリア信号ＣＬＲＡ及び同期リセット信号ＳＲＳＴＮＢが入力される。クリア信号ＣＬＲＡのアップエッジはＷＤＴ７Ａに対するクリア制御に相当する。ＷＤＴ７Ａは、同期リセット信号ＳＲＳＴＮＢがハイレベル（非アクティブ状態）である区間において第１ＷＤＴ処理を実行する。第１ＷＤＴ処理において、ＷＤＴ７Ａは、クリア信号ＣＬＲＡのアップエッジの発生間隔（クリア信号ＣＬＲＡにおけるローレベルからハイレベルへの変化の間隔）をクロック信号ＣＬＫＢを用いて監視することで、クロック信号ＣＬＫＡの異常の有無を判定する。その判定結果はクロックエラー判定信号ＣＥＡとしてＷＤＴ７Ａから出力される。尚、分周器６Ａに何らかの異常が発生した場合にもクリア信号ＣＬＲＡのアップエッジの発生間隔が正常ではなくなり、ＷＤＴ７Ａにて異常があると判断されることになる。故に、ＷＤＴ７Ａは、上記の監視によりクロック信号ＣＬＫＡ又は分周器６Ａの異常の有無を判定しているとも言える。
　クロックエラー判定信号ＣＥＡはハイレベル又はローレベルの信号レベルをとる二値化信号であり、ハイレベルの判定信号ＣＥＡはクロック信号ＣＬＫＡ又は分周器６Ａに異常があることを示し、ローレベルの判定信号ＣＥＡはクロック信号ＣＬＫＡ又は分周器６Ａに異常があることを示さない。同期リセット信号ＳＲＳＴＮＢがローレベル（アクティブ状態）である区間においては、第１ＷＤＴ処理は実行されず、判定信号ＣＥＡはローレベルとされる。
　より具体的には例えば、ＷＤＴ７Ａは値ＣＮＴＡをカウントするカウンタを備える。第１ＷＤＴ処理において、ＷＤＴ７Ａにおけるカウンタは、クロック信号ＣＬＫＢのアップエッジが生じるごとに値ＣＮＴＡに“１”を加算し、またクリア信号ＣＬＲＡにてアップエッジが生じると値ＣＮＴＡをリセットする（即ち値ＣＮＴＡに“０”を代入する）。値ＣＮＴＡの初期値は“０”であり、同期リセット信号ＳＲＳＴＮＢがローレベルであるとき値ＣＮＴＡはリセットされている（即ち“ＣＮＴＡ＝０”である）。
　クロック信号ＣＬＫＡ及び分周器６Ａが正常であれば、一定の間隔でクリア信号ＣＬＲＡにアップエッジが生じるはずであり、故に第１ＷＤＴ処理において、値ＣＮＴＡが所定の上限値ＲＥＦ＿ＨＡに達すること又は値ＣＮＴＡが所定の下限値ＲＥＦ＿ＬＡに達する前にクリア信号ＣＬＲＡにアップエッジが生じることは無いはずである。従って、ＷＤＴ７Ａは原則として判定信号ＣＥＡをローレベルとしつつ、第１ＷＤＴ処理において、値ＣＮＴＡが所定の上限値ＲＥＦ＿ＨＡに達したとき、又は、値ＣＮＴＡが所定の下限値ＲＥＦ＿ＬＡに達する前にクリア信号ＣＬＲＡにアップエッジが生じたとき、クロック信号ＣＬＫＡ又は分周器６Ａに異常があると判定してハイレベルの判定信号ＣＥＡを出力する。クロック信号ＣＬＫＡの生成回路又は分周器６Ａが故障した場合や、クロック信号ＣＬＫＡを伝搬する配線に断線が生じた場合などに、判定信号ＣＥＡがハイレベルとなることが想定される。上限値ＲＥＦ＿ＨＡ及び下限値ＲＥＦ＿ＬＡは“ＲＥＦ＿ＨＡ＞ＲＥＦ＿ＬＡ＞０”を満たし、クロック信号ＣＬＫＡ及びＣＬＫＢの周波数の設計値に基づき決定される。
　分周器６Ｂにはクロック信号ＣＬＫＢ及び同期リセット信号ＳＲＳＴＮＢが入力される。分周器６Ｂは、同期リセット信号ＳＲＳＴＮＢがハイレベル（非アクティブ状態）である区間において、クロック信号ＣＬＫＢを所定の分周比にて分周することにより分周クロック信号を生成する。分周器６Ｂにて生成された分周クロック信号はクリア信号ＣＬＲＢとしてＷＤＴ７Ｂに出力される。同期リセット信号ＳＲＳＴＮＢがローレベル（アクティブ状態）である区間では、分周器６Ｂにて分周動作は行われず、クリア信号ＣＬＲＢはローレベルに維持される。
　ＷＤＴ７Ｂには、クロック信号ＣＬＫＡ、クリア信号ＣＬＲＢ及び同期リセット信号ＳＲＳＴＮＡが入力される。クリア信号ＣＬＲＢのアップエッジはＷＤＴ７Ｂに対するクリア制御に相当する。ＷＤＴ７Ｂは、同期リセット信号ＳＲＳＴＮＡがハイレベル（非アクティブ状態）である区間において第２ＷＤＴ処理を実行する。第２ＷＤＴ処理において、ＷＤＴ７Ｂは、クリア信号ＣＬＲＢのアップエッジの発生間隔（クリア信号ＣＬＲＢにおけるローレベルからハイレベルへの変化の間隔）をクロック信号ＣＬＫＡを用いて監視することで、クロック信号ＣＬＫＢの異常の有無を判定する。その判定結果はクロックエラー判定信号ＣＥＢとしてＷＤＴ７Ｂから出力される。尚、分周器６Ｂに何らかの異常が発生した場合にもクリア信号ＣＬＲＢのアップエッジの発生間隔が正常ではなくなり、ＷＤＴ７Ｂにて異常があると判断されることになる。故に、ＷＤＴ７Ｂは、上記の監視によりクロック信号ＣＬＫＢ又は分周器６Ｂの異常の有無を判定しているとも言える。
　クロックエラー判定信号ＣＥＢはハイレベル又はローレベルの信号レベルをとる二値化信号であり、ハイレベルの判定信号ＣＥＢはクロック信号ＣＬＫＢ又は分周器６Ｂに異常があることを示し、ローレベルの判定信号ＣＥＢはクロック信号ＣＬＫＢ又は分周器６Ｂに異常があることを示さない。同期リセット信号ＳＲＳＴＮＡがローレベル（アクティブ状態）である区間においては、第２ＷＤＴ処理は実行されず、判定信号ＣＥＢはローレベルとされる。
　より具体的には例えば、ＷＤＴ７Ｂは値ＣＮＴＢをカウントするカウンタを備える。第２ＷＤＴ処理において、ＷＤＴ７Ｂにおけるカウンタは、クロック信号ＣＬＫＡのアップエッジが生じるごとに値ＣＮＴＢに“１”を加算し、またクリア信号ＣＬＲＢにてアップエッジが生じると値ＣＮＴＢをリセットする（即ち値ＣＮＴＢに“０”を代入する）。値ＣＮＴＢの初期値は“０”であり、同期リセット信号ＳＲＳＴＮＡがローレベルであるとき値ＣＮＴＢはリセットされている（即ち“ＣＮＴＢ＝０”である）。
　クロック信号ＣＬＫＢ及び分周器６Ｂが正常であれば、一定の間隔でクリア信号ＣＬＲＢにアップエッジが生じるはずであり、故に第２ＷＤＴ処理において、値ＣＮＴＢが所定の上限値ＲＥＦ＿ＨＢに達すること又は値ＣＮＴＢが所定の下限値ＲＥＦ＿ＬＢに達する前にクリア信号ＣＬＲＢにアップエッジが生じることは無いはずである。従って、ＷＤＴ７Ｂは原則として判定信号ＣＥＢをローレベルとしつつ、第２ＷＤＴ処理において、値ＣＮＴＢが所定の上限値ＲＥＦ＿ＨＢに達したとき、又は、値ＣＮＴＢが所定の下限値ＲＥＦ＿ＬＢに達する前にクリア信号ＣＬＲＢにアップエッジが生じたとき、クロック信号ＣＬＫＢ又は分周器６Ｂに異常があると判定してハイレベルの判定信号ＣＥＢを出力する。クロック信号ＣＬＫＢの生成回路又は分周器６Ｂが故障した場合や、クロック信号ＣＬＫＢを伝搬する配線に断線が生じた場合などに、判定信号ＣＥＢがハイレベルとなることが想定される。上限値ＲＥＦ＿ＨＢ及び下限値ＲＥＦ＿ＬＢは“ＲＥＦ＿ＨＢ＞ＲＥＦ＿ＬＢ＞０”を満たし、クロック信号ＣＬＫＡ及びＣＬＫＢの周波数の設計値に基づき決定される。
　尚、以下では、ハイレベルのクロックエラー判定信号ＣＥＡ又はＣＥＢにて示される異常を、クロックエラーと称する。
　このように、クロック異常判定回路を設けることで、クロックエラーを検出することが可能となる。同期リセット信号生成回路（１Ａ、１Ｂ）は、リセットエラーを検出可能な一方でクロックエラーを検出することはできない。同期リセット信号生成回路に対してクロック異常判定回路を追加することで、リセットエラー及びクロックエラーの双方の検出が可能となり、信頼性の高いシステム（デジタル処理装置を含むシステム）を形成することが可能となる。
　また、図７の構成によれば、２つのクロック信号の異常の有無を相互に監視することが可能となる。
　ＷＤＴ７Ａは、クロック信号ＣＬＫＡに基づく分周クロック信号（クリア信号ＣＬＲＡ）における所定レベル変化の発生間隔を、クロック信号ＣＬＫＢを用いて監視する第１監視部として機能する。ＷＤＴ７Ｂは、クロック信号ＣＬＫＢに基づく分周クロック信号（クリア信号ＣＬＲＢ）における所定レベル変化の発生間隔を、クロック信号ＣＬＫＡを用いて監視する第２監視部として機能する。所定レベル変化がアップエッジであるときの具体的動作を上述したが、所定レベル変化はダウンエッジであっても構わない。
　図８に分周器６の構成例を示す。図８の分周器６を分周器６Ａとして用いることができると共に分周器６Ｂとして用いることができる。分周器６は、クロック信号ＣＬＫ及び同期リセット信号ＳＲＳＴＮの入力を受け、クロック信号ＣＬＫを分周することで得た分周クロック信号をクリア信号ＣＬＲとして出力する。分周器６を分周器６Ａとして用いる場合、信号ＣＬＫ、ＳＲＳＴＮ、ＣＬＲを、夫々、信号ＣＬＫＡ、ＳＲＳＴＮＡ、ＣＬＲＡとみなせば良く、分周器６を分周器６Ｂとして用いる場合、信号ＣＬＫ、ＳＲＳＴＮ、ＣＬＲを、夫々、信号ＣＬＫＢ、ＳＲＳＴＮＢ、ＣＬＲＢとみなせば良い。
　分周器６の構成及び動作を説明する。分周器６は複数段のフリップフロップ６１（ＦＦ６１）から成る。図８の例では、３つのＦＦ６１にて分周器６が構成されている。３つのＦＦ６１を互いに区別する必要がある場合、３つのＦＦ６１を符号“６１＿１”、“６１＿２”、“６１＿３”にて参照する。ＦＦ６１＿１、６１＿２、６１＿３は、夫々、第１段目のＦＦ６１（初段のＦＦ６１）、第２段目のＦＦ６１、第３段目のＦＦ６１（最終段のＦＦ６１）である。
　各ＦＦ６１として図４に示すＦＦ６００が用いられる。分周器６を構成する全ＦＦ６１のリセット入力端子に対し同期リセット信号ＳＲＳＴＮが入力される。分周器６を構成する各ＦＦ６１においてＱ端子からの出力信号の反転信号（論理反転信号）がＤ端子への入力信号とされる。即ち、ｉを任意の整数とした場合、ＦＦ６１＿ｉのＱ端子からの出力信号の反転信号（論理反転信号）がＦＦ６１＿ｉのＤ端子への入力信号となる。
　初段のＦＦ６１（即ちＦＦ６１＿１）のクロック入力端子にはクロック信号ＣＬＫ（分周器６Ａではクロック信号ＣＬＫＡであり、分周器６Ｂではクロック信号ＣＬＫＢ）が入力される。初段のＦＦ６１以外の各ＦＦ６１のクロック入力端子には前段のＦＦ６１のＱ端子からの出力信号が入力される。即ち、第２段目のＦＦ６１＿２のクロック入力端子には第１段目のＦＦ６１＿１のＱ端子からの出力信号が入力され、第３段目のＦＦ６１＿３のクロック入力端子には第２段目のＦＦ６１＿２のＱ端子からの出力信号が入力される。そして、最終段のＦＦ６１＿３のＱ端子から分周クロック信号としてのクリア信号ＣＬＲ（分周器６Ａではクリア信号ＣＬＲＡであり、分周器６Ｂではクリア信号ＣＬＲＢ）が出力される。
　ＦＦ６１＿３のＱ端子から出力される分周クロック信号は、クロック信号ＣＬＫを“８”の分周比で分周した信号となる。図８の構成では、ＦＦ６１の段数（個数）は３とされているが、ＦＦ６１の段数（個数）は　３以外でも良い。ＦＦ６１の段数が“ｎ”であるとき、分周比は“２ｎ”となる（ｎは任意の自然数）。
　カウンタを用いて分周器を構成しても良いが、図８の分周器６の構成によれば、クロック信号ＣＬＫからクリア信号ＣＬＲを生成する経路の何れに故障が発生した場合でも、クリア信号ＣＬＲに正常なレベル変化が生じなくなるため（故障がマスクされるパスが存在しないため）、分周器６自体の故障を確実にＷＤＴにて検知することが可能となる。
［第３実施例］
　本発明の第３実施例を説明する。図９は第３実施例に係るデジタル処理装置の構成図である。第３実施例に係るデジタル処理装置は３つの同期リセット信号生成回路１を備える。ここでは、３つの同期リセット信号生成回路１を符号“１［１］”、“１［２］”　及び“１［３］”にて参照する。同期リセット信号生成回路１［１］～１［３］には互いに非同期のクロック信号ＣＬＫが入力され、同期リセット信号生成回路１［１］、１［２］、１［３］に対するクロック信号ＣＬＫを、夫々、符号“ＣＬＫ［１］”、“ＣＬＫ［２］”、“ＣＬＫ［３］”にて参照する。同期リセット信号生成回路１［１］～１［３］の夫々は、第１実施例に係る同期リセット信号生成回路１（図６参照）と同一の構成を有しているものとし、同期リセット信号生成回路１［ｉ］から出力される信号ＳＲＳＴＮ、ＥＲＳＴ、Ｅｒｒａ、Ｅｒｒｂを、特に夫々、信号ＳＲＳＴＮ［ｉ］、ＥＲＳＴ［ｉ］、Ｅｒｒａ［ｉ］、Ｅｒｒｂ［ｉ］にて参照する。ｉは任意の整数を表す。同期リセット信号生成回路１［１］～１［３］には共通の非同期リセット信号ＲＳＴＮが入力される。
　尚、第２実施例に係るデジタル処理装置に、クロック信号ＣＬＫ［１］～ＣＬＫ［３］を生成する第１～第３クロック信号生成回路や非同期リセット信号ＲＳＴＮを生成する非同期リセット信号生成回路（全て不図示）が含まれていても良い。
　同期リセット信号生成回路１［ｉ］は、非同期リセット信号ＲＳＴＮをクロック信号ＣＬＫ［ｉ］にて同期化することで、クロック信号ＣＬＫ［ｉ］に同期したリセット信号である同期リセット信号ＳＲＳＴＮ［ｉ］を生成する。ローレベルのリセット信号ＲＳＴＮ及びＳＲＳＴＮ［ｉ］はアクティブ状態（アサートの状態）にあり、ハイレベルのリセット信号ＲＳＴＮ及びＳＲＳＴＮ［ｉ］は非アクティブ状態（ネゲートの状態）にある。また、同期リセット信号生成回路１［ｉ］に設けられた異常判定部５（図６参照）からエラー処理回路用のリセット信号ＥＲＳＴ［ｉ］、リセット解除エラー判定信号Ｅｒｒａ［ｉ］及びリセット発行エラー判定信号Ｅｒｒｂ［ｉ］が出力される。
　第３実施例に係るデジタル処理装置にはロジック回路ＬＧａ及びＬＧｂが設けられている。ロジック回路ＬＧａ及びＬＧｂの夫々に対し、クロック信号ＣＬＫ［１］及びＣＬＫ［２］並びに同期リセット信号ＳＲＳＴＮ［１］及びＳＲＳＴＮ［２］が入力される。ロジック回路ＬＧａ及びＬＧｂは２つのロジック回路ＬＧであり、図１０に示す如く、各ロジック回路ＬＧには（即ちロジック回路ＬＧａ及びＬＧｂの夫々には）、ロジック回路ＬＧ［１］及びＬＧ［２］が設けられている。
　ロジック回路ＬＧ［１］又はＬＧ［２］を表すロジック回路ＬＧ［ｉ］について説明する。ロジック回路ＬＧ［ｉ］にはクロック信号ＣＬＫ［ｉ］及び同期リセット信号ＳＲＳＴＮ［ｉ］が入力される。ロジック回路ＬＧ［ｉ］はクロック信号ＣＬＫ［ｉ］に同期して動作する回路であり、クロック信号ＣＬＫ［ｉ］に同期して動作するフリップフロップ等を含む。ロジック回路ＬＧ［ｉ］には、信号ＣＬＫ［ｉ］及びＳＲＳＴＮ［ｉ］に加えて、図示されない様々なデータ信号が入力されており、同期リセット信号ＳＲＳＴＮ［ｉ］がハイレベルであるときには、データ信号に基づく所定の通常動作を実行する。ロジック回路ＬＧ［ｉ］における通常動作はクロック信号ＣＬＫ［ｉ］に同期して行われる。一方、同期リセット信号ＳＲＳＴＮ［ｉ］がローレベルであるとき、ロジック回路ＬＧ［ｉ］にて上記通常動作が実行されず、ロジック回路ＬＧ［ｉ］の状態（ロジック回路ＬＧ［ｉ］に含まれるフリップフロップの状態を含む）は、所定の初期状態に維持される。
　故に、ロジック回路ＬＧ［ｉ］が初期状態であるときにおいて、同期リセット信号ＳＲＳＴＮ［ｉ］にアップエッジが生じると、当該アップエッジはリセット解除として機能し、ロジック回路ＬＧ［ｉ］は、以後、初期状態を起点にして上記通常動作を開始する。その後、同期リセット信号ＳＲＳＴＮ［ｉ］にダウンエッジが生じると、当該ダウンエッジはリセット発行として機能し、ロジック回路ＬＧ［ｉ］の状態は初期状態へとリセット（換言すれば初期化）される。このように、ローレベルの同期リセット信号ＳＲＳＴＮ［ｉ］は、クロック信号ＣＬＫ［ｉ］に同期して動作するロジック回路ＬＧ［ｉ］をリセットする（即ちロジック回路ＬＧ［ｉ］の状態を初期状態にリセットする）ための信号として機能する。
　第３実施例に係るデジタル処理装置には、分周器６［１］及びＷＤＴ７［１］から成り、クロック信号ＣＬＫ［１］の異常の有無を判定するためのクロック異常判定回路と、分周器６［２］及びＷＤＴ７［２］から成り、クロック信号ＣＬＫ［２］の異常の有無を判定するためのクロック異常判定回路と、分周器６［３］及びＷＤＴ７［３］から成り、クロック信号ＣＬＫ［３］の異常の有無を判定するためのクロック異常判定回路と、が備えられている。分周器６［ｉ］からＷＤＴ７［ｉ］に供給されるクリア信号を符号“ＣＬＲ［ｉ］”にて参照する。
　分周器６［１］にはクロック信号ＣＬＫ［１］及び同期リセット信号ＳＲＳＴＮ［１］が入力され、ＷＤＴ７［１］にはクリア信号ＣＬＲ［１］とクロック信号ＣＬＫ［３］及び同期リセット信号ＳＲＳＴＮ［３］が入力される。分周器６［１］及びＷＤＴ７［１］から成るクロック異常判定回路は、クロック信号ＣＬＫ［１］及びＣＬＫ［３］に基づいてクロック信号ＣＬＫ［１］の異常の有無（或いは分周器６［１］の異常の有無）を判定し、その判定結果を示すクロックエラー判定信号ＣＥ［１］を生成及び出力する。
　分周器６［１］及びＷＤＴ７［１］の構成及び動作は図７の分周器６Ａ及びＷＤＴ７Ａと同一であるとみなして良く、この場合、図９の信号ＣＬＫ［１］、ＳＲＳＴＮ［１］、ＣＬＫ［３］、ＳＲＳＴＮ［３］、ＣＬＲ［１］、ＣＥ［１］を、夫々、図７の信号ＣＬＫＡ、ＳＲＳＴＮＡ、ＣＬＫＢ、ＳＲＳＴＮＢ、ＣＬＲＡ、ＣＥＡとみなせば良い。
　分周器６［２］にはクロック信号ＣＬＫ［２］及び同期リセット信号ＳＲＳＴＮ［２］が入力され、ＷＤＴ７［２］にはクリア信号ＣＬＲ［２］とクロック信号ＣＬＫ［３］及び同期リセット信号ＳＲＳＴＮ［３］が入力される。分周器６［２］及びＷＤＴ７［２］から成るクロック異常判定回路は、クロック信号ＣＬＫ［２］及びＣＬＫ［３］に基づいてクロック信号ＣＬＫ［２］の異常の有無（或いは分周器６［２］の異常の有無）を判定し、その判定結果を示すクロックエラー判定信号ＣＥ［２］を生成及び出力する。
　分周器６［２］及びＷＤＴ７［２］の構成及び動作は図７の分周器６Ａ及びＷＤＴ７Ａと同一であるとみなして良く、この場合、図９の信号ＣＬＫ［２］、ＳＲＳＴＮ［２］、ＣＬＫ［３］、ＳＲＳＴＮ［３］、ＣＬＲ［２］、ＣＥ［２］を、夫々、図７の信号ＣＬＫＡ、ＳＲＳＴＮＡ、ＣＬＫＢ、ＳＲＳＴＮＢ、ＣＬＲＡ、ＣＥＡとみなせば良い。
　分周器６［３］にはクロック信号ＣＬＫ［３］及び同期リセット信号ＳＲＳＴＮ［３］が入力され、ＷＤＴ７［３］にはクリア信号ＣＬＲ［３］とクロック信号ＣＬＫ［２］及び同期リセット信号ＳＲＳＴＮ［２］が入力される。分周器６［３］及びＷＤＴ７［３］から成るクロック異常判定回路は、クロック信号ＣＬＫ［３］及びＣＬＫ［２］に基づいてクロック信号ＣＬＫ［３］の異常の有無（或いは分周器６［３］の異常の有無）を判定し、その判定結果を示すクロックエラー判定信号ＣＥ［３］を生成及び出力する。
　分周器６［３］及びＷＤＴ７［３］の構成及び動作は図７の分周器６Ａ及びＷＤＴ７Ａと同一であるとみなして良く、この場合、図９の信号ＣＬＫ［３］、ＳＲＳＴＮ［３］、ＣＬＫ［２］、ＳＲＳＴＮ［２］、ＣＬＲ［３］、ＣＥ［３］を、夫々、図７の信号ＣＬＫＡ、ＳＲＳＴＮＡ、ＣＬＫＢ、ＳＲＳＴＮＢ、ＣＬＲＡ、ＣＥＡとみなせば良い。
　第３実施例に係るデジタル処理装置には更にエラー処理回路８が設けられる。エラー処理回路８には、クロック信号ＣＬＫ［１］～ＣＬＫ［３］と、同期リセット信号ＳＲＳＴＮ［１］～ＳＲＳＴＮ［３］と、エラー処理回路用のリセット信号ＥＲＳＴ［１］～ＥＲＳＴ［３］と、エラー判定信号群と、が入力される。エラー判定信号群は、リセット解除エラー判定信号Ｅｒｒａ［１］～Ｅｒｒａ［３］と、リセット発行エラー判定信号Ｅｒｒｂ［１］～Ｅｒｒｂ［３］と、クロックエラー判定信号ＣＥ［１］～ＣＥ［３］と、を含む。
　図１１に示す如くエラー処理回路８はエラー処理部８［１］～８［３］を備える。エラー処理部８［１］～８［３］の何れかを表すエラー処理部８［ｉ］の入力信号及び動作について説明する。エラー処理部８［ｉ］には、クロック信号ＣＬＫ［ｉ］、同期リセット信号ＳＲＳＴＮ［ｉ］及びリセット信号ＥＲＳＴ［ｉ］が入力される。エラー処理部８［ｉ］はクロック信号ＣＬＫ［ｉ］に同期して動作する回路であり、クロック信号ＣＬＫ［ｉ］に同期して動作するフリップフロップ等を含む。
　エラー処理部８［ｉ］にはエラー判定信号群も入力される。エラー処理部８［ｉ］はエラー判定信号群に基づいて所定のエラー処理を実行する。エラー処理部８［ｉ］は、エラー判定信号群を構成する何れか１以上のエラー判定信号の信号レベルがハイレベルであるとき（即ち、信号Ｅｒｒａ［１］～Ｅｒｒａ［３］、Ｅｒｒｂ［１］～Ｅｒｒｂ［３］及びＣＥ［１］～ＣＥ［３］の内、何れか１以上の信号の信号レベルがハイレベルであるとき）、エラー処理として所定のエラー発生対応処理を実行する。
　エラー処理部８［ｉ］は同期リセット信号ＳＲＳＴＮ［ｉ］がローレベルであるときには、リセット状態となり、原則としてエラー処理の実行を停止する。但し、同期リセット信号ＳＲＳＴＮ［ｉ］に関わるリセットエラーの発生時にエラー処理部８［ｉ］を有効に機能させるため、エラー処理部８［ｉ］にはリセット信号ＥＲＳＴ［ｉ］が入力されており、リセット信号ＥＲＳＴ［ｉ］がハイレベルであるときには、同期リセット信号ＳＲＳＴＮ［ｉ］に関わらずエラー処理部８［ｉ］のリセットが解除されて、エラー処理部８［ｉ］にてエラー処理が実行されるようになっている。
　エラー発生対応処理では、原則として“０”が代入されているエラーフラグに“１”が代入される。エラー処理回路８は、エラーフラグに“１”が代入されているとき、所定のエラー発生通知信号を、図９のデジタル処理装置に接続された上位システム回路（不図示）に伝達する。上位システム回路は、エラー発生通知信号を受信すると、図９のデジタル処理装置が設けられた機器の動作を停止させるなどの必要な保護動作を実行する。
　エラー発生対応処理において、何のエラーが発生したのかを区別し得るような処理を行うようにしても良い。最も詳細には例えば、信号Ｅｒｒａ［１］～Ｅｒｒａ［３］、Ｅｒｒｂ［１］～Ｅｒｒｂ［３］及びＣＥ［１］～ＣＥ［３］に１対１で対応付けた第１～第９エラーフラグをエラー処理回路８に設けておく。各エラーフラグの初期値は“０”である。そして、信号Ｅｒｒａ［１］～Ｅｒｒａ［３］、Ｅｒｒｂ［１］～Ｅｒｒｂ［３］及びＣＥ［１］～ＣＥ［３］の何れかがハイレベルとなったとき、エラー処理回路８は、それら９つの信号の内、ハイレベルとなった信号に対応付けられたエラーフラグにのみ“１”を代入すると良い。この際、エラー発生通知信号は、第１～第９エラーフラグの内、何れのエラーフラグに“１”が代入されているのかを示す情報を含んでいて良い。
　尚、上述のエラーフラグはエラー処理回路８に設けられたメモリ（不図示）に設定される。エラーフラグが設定されたメモリは、ＥＥＰＲＯＭ（Electrically　Erasable　Programmable　Read-Only　Memory）等の不揮発性メモリであっても良いし、揮発性メモリであっても良い。
　図９の構成によれば、各クロック信号についてリセットエラー及びクロックエラーの双方の検出が可能となり、信頼性の高いシステム（デジタル処理装置を含むシステム）を形成することが可能となる。
　上述の説明から理解されるように、クロック信号ＣＬＫ［１］及びＣＬＫ［２］は、主としてロジック回路ＬＧａ及びＬＧｂを動作させるためのクロック信号である。これに対し、クロック信号ＣＬＫ［３］は、クロック信号ＣＬＫ［１］及びＣＬＫ［２］に関わるクロックエラーを検出するためのセイフティメカニズム専用クロック信号ＣＬＫＳＭとして機能する。
［第４実施例］
　本発明の第４実施例を説明する。第１実施例（図６参照）の構成では、信号Ｅ１及びＥ２がハイレベルであって且つ信号ＳＲＳＴＮがローレベルであるときの異常と、信号Ｅ１及びＥ２がローレベルであって且つ信号ＳＲＳＴＮがハイレベルであるときの異常しか検出できない（第３実施例も同様）。同期リセット信号ＳＲＳＴＮ自体の異常の検出を目的とした場合、これで十分であるとも言えるが、他の種類の異常をも検知可能な構成をデジタル処理装置に設けておいても良い。
　例えば、図６の構成において出力部２及び４は正常であるが信号Ｅ１がローレベルで固定される故障が出力部３に生じていた場合に、これを検知し得るように（即ち出力部３の異常を検知し得るように）、信号ＳＲＳＴＮ及びＥ２がハイレベルであって且つ信号Ｅ１がローレベルであるときにハイレベルの信号を出力するＡＮＤ回路（不図示）を異常判定部５に追加し、そのハイレベルの信号を、回路１の異常を示す信号として、エラー処理回路８（図９参照）に伝達するようにしても良い。
　また例えば、図６の構成において出力部２及び３は正常であるが信号Ｅ２がハイレベルで固定される故障が出力部４に生じていた場合に、これを検知し得るように（即ち出力部４の異常を検知し得るように）、信号ＳＲＳＴＮ及びＥ１がローレベルであって且つ信号Ｅ２がハイレベルであるときにハイレベルの信号を出力するＡＮＤ回路（不図示）を異常判定部５に追加し、そのハイレベルの信号を、回路１の異常を示す信号として、エラー処理回路８（図９参照）に伝達するようにしても良い。
　図９の構成において、同期リセット信号生成回路１［１］～１［３］における異常判定部５の機能をエラー処理回路８に担わせるようにしても良い。即ち（図６も参照）、同期リセット信号生成回路１［１］にて生成される同期リセット信号ＳＲＳＴＮ（ＳＲＳＴＮ［１］）並びにエラー判定信号Ｅ１及びＥ２と、同期リセット信号生成回路１［２］にて生成される同期リセット信号ＳＲＳＴＮ（ＳＲＳＴＮ［２］）並びにエラー判定信号Ｅ１及びＥ２と、同期リセット信号生成回路１［３］にて生成される同期リセット信号ＳＲＳＴＮ（ＳＲＳＴＮ［３］）並びにエラー判定信号Ｅ１及びＥ２とをエラー処理回路８に伝達するようにし、エラー処理回路８にて、同期リセット信号生成回路１［１］～１［３］における異常判定部５の機能を実現するようにしても良い。この場合、出力部２～４とエラー処理回路８とで、本発明に係る同期リセット信号生成回路が構成されると考えることもできる。
［第５実施例］
　本発明の第５実施例を説明する。第３実施例ではロジック回路用のクロック信号が２種類であることを想定したが、ロジック回路用のクロック信号は３種類であっても良い。即ち例えば、第３実施例（図９参照）に係るデジタル処理装置において、クロック信号ＣＬＫ［１］に同期して動作するロジック回路及びクロック信号ＣＬＫ［２］に同期して動作するロジック回路に加えて、クロック信号ＣＬＫ［４］に同期して動作するロジック回路が更に設けられていても良い。この場合、図９のデジタル処理装置に、クロック信号ＣＬＫ［４］用の同期リセット信号生成回路１［４］、分周器６［４］及びＷＤＴ７［４］を追加すれば良く（全て不図示）、生成回路１［４］からの信号Ｅｒｒａ［４］及びＥｒｒｂ［４］並びにＷＤＴ７［４］からの信号ＣＥ［４］をエラー判定信号群に追加すれば良い。ロジック回路用のクロック信号が４種類以上である場合も同様である。
［第６実施例］
　本発明の第６実施例を説明する。ロジック回路用のクロック信号は１種類であっても良い。この場合、第３実施例（図９～図１１参照）に係るデジタル処理装置を基準として、クロック信号ＣＬＫ［１］に関わる回路ブロック（同期リセット信号生成回路１［１］、分周器６［１］、ＷＤＴ７［１］、ロジック回路ＬＧ［１］及びエラー処理部８［１］を含む）を削除すれば良い。
［第７実施例］
　本発明の第７実施例を説明する。第３実施例（図９～図１１参照）に係るデジタル処理装置において、セイフティメカニズム専用クロック信号ＣＬＫＳＭに相当するクロック信号ＣＬＫ［３］を利用しない変形が適用されても良い。この場合、第３実施例（図９～図１１参照）に係るデジタル処理装置を基準として、クロック信号ＣＬＫ［３］に関わる回路ブロック（同期リセット信号生成回路１［３］、分周器６［３］、ＷＤＴ７［３］及びエラー処理部８［３］を含む）を削除すると共に、図９のクロック信号ＣＬＫ［１］及びＣＬＫ［２］、分周器６［１］及び６［２］、ＷＤＴ７［１］及び７［２］を、図７のクロック信号ＣＬＫＡ及びＣＬＫＢ、分周器６Ａ及び６Ｂ、ＷＤＴ７Ａ及び７Ｂとみなすことで、クロック信号ＣＬＫ［１］及びＣＬＫ［２］の相互監視を実現すると良い。
［第８実施例］
　本発明の第８実施例を説明する。本実施形態に係る同期リセット信号生成回路及びデジタル処理装置は、クロック信号に同期した動作を行う必要のある任意の機器に搭載することができ、当該機器として、特に、高い信頼性が求められる機器が挙げられる。例えば、本実施形態に係る同期リセット信号生成回路及びデジタル処理装置は、自動車の車両に設けられたＥＣＵ（Electronic　Control　Unit）に搭載又は接続されても良いし、産業用機器や原子炉制御装置に搭載されても良いし、鉄道の走行制御を担う機器に搭載されても良い。
［第９実施例］
　本発明の第９実施例を説明する。
　上述の説明では、各ＦＦがポジティブエッジトリガ型のＦＦであることを想定したが、各ＦＦはネガティブエッジトリガ型のＦＦとされても良い。
　上述の主旨を損なわない形で、任意の信号に関して、ハイレベルとローレベルの関係を逆にしても良い。これに関連するが、任意の信号について正論理及び負論理の何れを採用するかは任意である。
　本実施形態に係るデジタル処理装置のみを含む半導体装置を構成しても良いし、本実施形態に係るデジタル処理装置と他の装置（演算処理装置やメモリ等）を組み込んだ半導体装置を構成するようにしても良い。ここにおける半導体装置は半導体集積回路を筐体に封入して構成される装置であり、半導体集積回路にて、本実施形態に係るデジタル処理装置が形成され、上記他の装置も形成されうる。
　本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
　１、１Ａ、１Ｂ、１［ｉ］　同期リセット信号生成回路
　２　同期リセット信号出力部
　３　第１エラー判定信号出力部
　４　第２エラー判定信号出力部
　５　異常判定部
　６Ａ、６Ｂ、６［ｉ］　分周器
　７Ａ、７Ｂ、７［ｉ］　ウォッチドッグタイマ
　８　エラー処理回路
　ＬＧ、ＬＧａ、ＬＧｂ　ロジック回路
　ＣＬＫ、ＣＬＫＡ、ＣＬＫＢ、ＣＬＫ［ｉ］　クロック信号
　ＲＳＴＮ　非同期リセット信号
　ＳＲＳＴＮ、ＳＲＳＴＮＡ、ＳＲＳＴＮＢ、ＳＲＳＴＮ［ｉ］　同期リセット信号
　Ｅ１　第１エラー判定信号
　Ｅ２　第２エラー判定信号

Claims (12)

  1. 　非同期リセット信号をクロック信号にて同期化することで同期リセット信号を生成する同期リセット信号生成回路において、
    　縦続接続されたＬ個のフリップフロップを有し、前記Ｌ個のフリップフロップにおける最終段のフリップフロップから前記同期リセット信号を出力する同期リセット信号出力部と、
    　縦続接続されたＭ個のフリップフロップを有し、前記Ｍ個のフリップフロップにおける最終段のフリップフロップから第１エラー判定信号を出力する第１エラー判定信号出力部と、
    　縦続接続されたＮ個のフリップフロップを有し、前記Ｎ個のフリップフロップにおける最終段のフリップフロップから第２エラー判定信号を出力する第２エラー判定信号出力部と、
    　前記同期リセット信号、前記第１エラー判定信号、及び、前記第２エラー判定信号に基づいて、当該同期リセット信号生成回路における異常の有無を判定する異常判定部と、を備え、
    　前記Ｎ個のフリップフロップにおける初段のフリップフロップに対し前記第１エラー判定信号が入力され、
    　前記Ｌ個、前記Ｍ個及び前記Ｎ個のフリップフロップに対し、共通に、前記クロック信号及び前記非同期リセット信号が入力され、
    　Ｌ、Ｍ及びＮは、“Ｍ≧２”、“Ｌ≧Ｍ＋１”且つ“Ｍ＋Ｎ≧Ｌ＋１”を満たす整数である
    ことを特徴とする同期リセット信号生成回路。
  2. 　“Ｌ≧Ｍ＋２”且つ“Ｍ＋Ｎ≧Ｌ＋２”が満たされる
    ことを特徴とする請求項１に記載の同期リセット信号生成回路。
  3. 　前記同期リセット信号出力部、前記第１エラー判定信号出力部及び前記第２エラー判定信号出力部において、各フリップフロップは、データ入力端子、データ出力端子、クロック入力端子及び非同期リセット入力端子を有して、各フリップフロップの前記クロック入力端子及び前記非同期リセット入力端子に夫々前記クロック信号及び前記非同期リセット信号が入力され、且つ、互いに隣接する２つのフリップフロップにおける前段側のフリップフロップの前記データ出力端子からの出力信号が後段側のフリップフロップの前記データ入力端子に入力され、
    　前記Ｌ個のフリップフロップにおいて、初段のフリップフロップの前記データ入力端子に所定論理値を持つ信号が入力され、最終段のフリップフロップの前記データ出力端子から前記同期リセット信号が出力され、
    　前記Ｍ個のフリップフロップにおいて、初段のフリップフロップの前記データ入力端子に前記所定論理値を持つ信号が入力され、最終段のフリップフロップの前記データ出力端子から前記第１エラー判定信号が出力され、
    　前記Ｎ個のフリップフロップにおいて、初段のフリップフロップの前記データ入力端子に前記第１エラー判定信号が入力され、最終段のフリップフロップの前記データ出力端子から前記第２エラー判定信号が出力される
    ことを特徴とする請求項１又は２に記載の同期リセット信号生成回路。
  4. 　各フリップフロップは、アクティブ状態の前記非同期リセット信号が入力されているとき、第１論理値を持つ信号を前記データ出力端子から出力し、非アクティブ状態の前記非同期リセット信号が入力されているとき、前記クロック信号の所定レベル変化に応答して前記データ入力端子への入力信号の論理値を保持して保持値の信号を前記データ出力端子から出力し、
    　前記所定論理値は第２論理値であり、
    　前記第１論理値の前記同期リセット信号は、前記クロック信号に同期して動作するロジック回路をリセットするための信号である
    ことを特徴とする請求項３に記載の同期リセット信号生成回路。
  5. 　前記異常判定部は、前記第１エラー判定信号及び前記第２エラー判定信号が前記第２論理値を有していて、且つ、前記同期リセット信号が前記第１論理値を有しているとき、前記異常が有ると判定する
    ことを特徴とする請求項４に記載の同期リセット信号生成回路。
  6. 　前記異常判定部は、前記第１エラー判定信号及び前記第２エラー判定信号が前記第１論理値を有していて、且つ、前記同期リセット信号が前記第２論理値を有しているとき、前記異常が有ると判定する
    ことを特徴とする請求項４又は５に記載の同期リセット信号生成回路。
  7. 　請求項１～６の何れかに記載の同期リセット信号生成回路と、クロック異常判定回路と、を備えたデジタル処理装置であって、
    　前記クロック異常判定回路は、前記クロック信号と、前記クロック信号とは別のクロック信号とに基づき、前記クロック信号の異常の有無を判定する
    ことを特徴とするデジタル処理装置。
  8. 　前記クロック異常判定回路は、前記クロック信号を分周することで分周クロック信号を生成する分周器と、前記分周クロック信号における所定レベル変化の間隔を前記別のクロック信号を用いて監視する監視部と、有し、当該監視の結果から前記クロック信号又は前記分周器の異常の有無を判定する
    ことを特徴とする請求項７に記載のデジタル処理装置。
  9. 　前記分周器は、データ入力端子、データ出力端子及びクロック入力端子を各々に備えた複数段の分周用フリップフロップから成り、
    　各分周用フリップフロップにおいて前記データ出力端子からの出力信号の論理反転信号が前記データ入力端子への入力信号とされ、
    　前記複数段の分周用フリップフロップにおいて、初段の分周用フリップフロップの前記クロック入力端子には前記クロック信号が入力され、初段の分周用フリップフロップ以外の各分周用フリップフロップの前記クロック入力端子には前段の分周用フリップフロップの前記データ出力端子からの出力信号が入力され、最終段の分周用フリップフロップの前記データ出力端子から前記分周クロック信号が出力される
    ことを特徴とする請求項８に記載のデジタル処理装置。
  10. 　第１及び第２同期リセット信号生成回路を含む複数の同期リセット信号生成回路と、第１及び第２クロック異常判定回路を含む複数のクロック異常判定回路と、を備えたデジタル処理装置であって、
    　前記第１及び第２同期リセット信号生成回路の夫々として請求項１～６の何れかに記載の同期リセット信号生成回路が用いられ、
    　前記第１同期リセット信号生成回路におけるクロック信号、前記第２同期リセット信号生成回路におけるクロック信号は、夫々、第１クロック信号、第２クロック信号であり、
    　前記第１クロック異常判定回路は、前記第１クロック信号と前記第２クロック信号とに基づき、前記第１クロック信号の異常の有無を判定し、
    　前記第２クロック異常判定回路は、前記第２クロック信号と前記第１クロック信号とに基づき、前記第２クロック信号の異常の有無を判定する
    ことを特徴とするデジタル処理装置。
  11. 　前記第１クロック異常判定回路は、前記第１クロック信号を分周することで第１分周クロック信号を生成する第１分周器と、前記第１分周クロック信号における所定レベル変化の間隔を前記第２クロック信号を用いて監視する第１監視部と、有して、当該監視の結果から前記第１クロック信号又は前記第１分周器の異常の有無を判定し、
    　前記第２クロック異常判定回路は、前記第２クロック信号を分周することで第２分周クロック信号を生成する第２分周器と、前記第２分周クロック信号における所定レベル変化の間隔を前記第１クロック信号を用いて監視する第２監視部と、有して、当該監視の結果から前記第２クロック信号又は前記第２分周器の異常の有無を判定する
    ことを特徴とする請求項１０に記載のデジタル処理装置。
  12. 　前記第１分周器及び前記第２分周器の夫々は、データ入力端子、データ出力端子及びクロック入力端子を各々に備えた複数段の分周用フリップフロップから成り、
    　各分周器の各分周用フリップフロップにおいて前記データ出力端子からの出力信号の論理反転信号が前記データ入力端子への入力信号とされ、
    　前記第１分周器における前記複数段の分周用フリップフロップにおいて、初段の分周用フリップフロップの前記クロック入力端子には前記第１クロック信号が入力され、初段の分周用フリップフロップ以外の各分周用フリップフロップの前記クロック入力端子には前段の分周用フリップフロップの前記データ出力端子からの出力信号が入力され、前記第１分周器における最終段の分周用フリップフロップの前記データ出力端子から前記第１分周クロック信号が出力され、
    　前記第２分周器における前記複数段の分周用フリップフロップにおいて、初段の分周用フリップフロップの前記クロック入力端子には前記第２クロック信号が入力され、初段の分周用フリップフロップ以外の各分周用フリップフロップの前記クロック入力端子には前段の分周用フリップフロップの前記データ出力端子からの出力信号が入力され、前記第２分周器における最終段の分周用フリップフロップの前記データ出力端子から前記第２分周クロック信号が出力される
    ことを特徴とする請求項１１に記載のデジタル処理装置。
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