KR100548800B1 - 디지털 필터 - Google Patents

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Abstract

이 발명은 데이터 신호(SD)가 '0'이면 업 카운트를 하고 '1'이면 다운 카운트를 하여 데이터 신호(SD) 중 '0'의 값을 카운트하고, 카운트한 값을 N비트로 출력하는 로우 카운터(100)와; 데이터 신호(SD)가 '0'이면 다운 카운트를 하고 '1'이면 업 카운트를 하여 데이터 신호(SD) 중 '1'의 값을 카운트하고, 카운트한 값을 N비트로 출력하는 하이 카운터(200)와; 상기 로우 카운터(100)의 출력과 상기 데이터 신호(SD)를 입력받아 상기 로우 카운터(100)의 상태가 다운 및 업 카운트가 가능한지에 대한 신호를 출력하는 로우 카운터 제어부(300)와; 상기 하이 카운터(200)의 출력과 상기 데이터 신호(SD)를 입력받아 상기 하이 카운터(200)의 상태가 다운 및 업 카운트가 가능한지에 대한 신호를 출력하는 하이 카운터 제어부(400)와; 리셋 신호를 입력받아 초기 데이터 신호에 동기되어 상기 로우 및 하이 카운터를 초기화시키는 리셋부(500)와; 상기 로우 카운터(100)의 출력 값과 상기 하이 카운터(200)의 출력 값을 비교하여, 출력값이 큰 상기 카운터가 카운트하는 '0' 또는 '1'의 값을 출력하는 감산기(600)를 포함하여, 아날로그 필터와 특성이 유사하여 고주파가 아닌 잡음을 쉽게 필터링하고 하드웨어의 부담을 줄이며 지연시간이 크지 않는 효과가 있다.

Description

디지털 필터
본 발명은 디지털 신호처리에 관한 것으로서, 특히 디지털 신호의 잡음을 제거하기 위한 디지털 필터에 관한 것이다.
최근 컴퓨터 기술의 보급과 함께 급속히 발달하기 시작한 디지털 신호처리 기술은 최근 대부분의 전자회로가 디지털화 하기 시작하면서 본격적으로 실용화되기 시작했다. 그리고, 실용화된 디지털 필터들은 데이터 신호를 정상 데이터 신호와 잡음으로 분류하고 잡음을 걸러낸 후 데이터 신호를 복원하는 방법을 택하고 있다.
한편, 일반적인 대부분의 잡음은 주파수가 높기 때문에, 대부분의 디지털 필터의 경우에서 특별한 경우를 제외하고는 현재 사용되고 있는 필터는 저역 통과 필터(Low Pass Filter)의 형태로 설계되고 있다.
하지만 저역 통과 필터의 형태로 설계되는 현재의 필터는 고주파의 잡음이 아닌 신호 또는 이와 비슷한 주파수 대역을 가진 잡음 신호가 유입될 경우 이러한 잡음 신호를 걸러내기 어렵다. 특히 1과 0을 가지는 디지털의 특성상 아무리 신호라고 해도 0과 1밖에 가질 수 없고 잡음 또한 그렇기 때문에 일반적인 필터를 사용하기 어렵게 한다.
일반적인 필터의 경우 필터링 통과 대역을 아주 좁고 강력한 필터를 설계하면, 어느 정도 걸러질 수 있지만 이렇게 되면 필터의 차수가 증가하여 위상지연이 심해지고 하드웨어의 구성이 복잡해지며, 원래 신호에도 영향을 미친다. 특히 처리해야할 신호가 제어회로에 쓰이는 센서 신호일 경우 전체의 위상 여유분에 영향을 미쳐 전체 시스템의 안정도나 성능이 저하될 우려가 있다.
따라서, 이 발명은 센서 신호에 단순 잡음으로 볼 수 없는 신호가 유입되어 원래 신호와 구분하기 힘든 경우 하드웨어의 부담을 크게 늘이지 않고 또한 지연시간을 크게 하지 않고도 사용할 수 있는 디지털 필터를 제공한다.
상기의 목적을 달성하기 위한 디지털 필터는,
로우(low) 카운터(counter)와, 하이(high) 카운터와, 로우 카운터 제어부와, 하이 카운터 제어부와, 카운터 출력 제어부와, 리셋(reset)부와 감산기를 포함한다.
상기 로우 카운터는 입력되는 데이터 신호중 로우 즉 '0'의 데이터를 카운터하기 위한 것이다.
상기 하이 카운터는 입력되는 데이터 신호중 하이 즉 '1'의 데이터를 카운터하기 위한 것이다.
상기 로우 카운터 제어부는 상기 로우 카운터의 카운트 범위를 제한하고, 상기 로우 카운터의 카운트 동작을 제어하기 위한 것이다.
상기 하이 카운터 제어부는 상기 하이 카운터의 카운트 범위를 제한하고, 상기 하이 카운터의 카운트 동작을 제어하기 위한 것이다.
상기 카운터 출력 제어부는 상기 로우 카운터의 출력 값과 상기 하이 카운터의 출력 값을 비교하여, 출력값이 큰 카운터의 신호 상태를 출력하기 위한 것이다.
상기 감산기는 상기 로우 및 하이 카운터의 출력을 비교하여, 출력값이 큰 카운터가 카운트하는 값을 출력한다.
여기서, 상기 하이 및 로우 카운터는 업 카운트와 다운 카운트를 할 수 있는 것이 바람직하다. 그리고, 상기 하이 및 로우 카운터 제어부는 N개의 비트를 입력으로 하여 부정 논리곱 연산을 하는 NAND 게이트와, N개의 비트를 입력으로 하여 논리합 연산을 하는 OR 게이트와, 상기 NAND 게이트와 상기 OR 게이트의 출력을 논리곱 연산하는 AND 게이트를 포함하여 이루어지는 것이 바람직하다.
여기서, 2N-1 비트는 이 발명의 상기 하이 및 로우 카운터의 카운트 동작이 수행될 클럭의 범위인 윈도우인 것이 바람직하다.
상기 카운터 출력 제어부는 상기 로우 카운터의 출력과 상기 하이 카운터의 출력을 감산하는 감산기인 것이 바람직하다.
이하, 도면을 참조로 이 발명의 실시예에 따른 디지털 필터를 설명한다.
도1은 이 발명의 실시예에 따른 디지털 필터의 회로도이다. 도1에 도시된 이 발명의 디지털 필터는 로우 카운터(100)와, 하이 카운터(200)와, 로우 카운터 제어부(300)와, 하이 카운터 제어부(400)와, 리셋부(500)와, 감산기(600)를 포함한다.
여기서, 로우 카운터 제어부(300)는 데이터 신호(SD)를 반전시키는 인버터(INV1)와, 로우 카운터(100)의 5비트 출력과 인버터(INV1)의 1비트 출력을 입력으로 하는 NAND 게이트(NAND1)와, NAND 게이트(NAND1)와 동일한 입력을 가지는 OR 게이트(OR1)와, NAND 게이트(NAND1)와 OR 게이트(OR1)의 출력을 입력으로 하고, 로우 카운터(100)의 카운터 온 단자에 출력단이 연결된 AND 게이트(AND1)로 이루어진다.
하이 카운터 제어부(300)는 하이 카운터(200)의 5비트 출력과 1비트 데이터 신호(SD)를 입력으로 하는 NAND 게이트(NAND2)와, NAND 게이트(NAND2)와 동일한 입력을 가지는 OR 게이트(OR2)와, NAND 게이트(NAND2)와 OR 게이트(OR2)의 출력을 입력으로 하고 하이 카운터(20)의 카운터 온 단자에 출력단이 연결된 AND 게이트(AND2)로 이루어진다.
리셋부(500)는 리셋 신호(SR)와 데이터 신호를 입력으로 하는 OR 게이트(OR3)와, 리셋 신호(SR)를 반전시키는 인버터(INV2)와, 인버터(INV2)의 출력과 데이터 신호(SD)를 입력으로 하는 NAND 게이트(NAND3)로 이루어진다.
로우 카운터(100)는 데이터 신호단에 반전 업/다운(up/down) 단자가 연결되고, 클럭 신호(CLK)단에 클럭 단자가 연결되며, 리셋부(500)의 OR 게이트(OR3)에 비동기 클리어 단자가 연결되고 OR 게이트(OR3)의 출력단에 반전 리셋 단자(reset)가 연결되고 NAND 게이트(NAND3)의 출력단에 반전 클리어 단자(aclr)가 연결된다.
하이 카운터(200)는 데이터 신호단에 업/다운 단자가 연결되고 클럭 신호단에 클럭 단자(clock)가 연결되며 NAND 게이트(NAND3)의 출력단에 반전 리셋 단자(reset)가 연결되고 AND 게이트(AND3)의 출력단에 반전 클리어 단자(aclr)가 연결된다.
감산기(600)는 로우 및 하이 카운터(100, 200)의 출력 단자에 2개의 입력단이 각각 연결되어, 하이 카운터(200)의 출력 비트값에 로우 카운터(100)의 출력 비트값을 감산한다.
이상과 같이 구성된 이 발명의 실시예에 따른 디지털 필터를 도2를 참조로 하여 상세히 설명한다.
우선, 클럭 신호(CLK)에 동기하는 데이터 신호(SD)가 로우 및 하이 카운터(100 및 200)에 인가되면, 리셋 신호(SR)는 로우 상태로 데이터 신호(SD)에 동기되어 리셋부(500)로 입력된다.
그러면, 리셋부(500)는 데이터 신호(SD)의 로우 또는 하이에 관계없이 로우 신호를 출력하여 로우 및 하이 카운터(100, 200)를 초기화시킨다.
즉, 데이터 신호(SD)가 하이이면 NAND 게이트(NAND)는 인버터(INV)를 통해 입력되는 하이 리셋 신호와 하이 데이터 신호(SD)를 입력받아 부정 논리곱하여 로우 신호를 출력하고, 데이터 신호(SD)가 로우이면 OR 게이트(OR)는 로우 리셋 신호와 로우 데이터 신호(SD)를 논리합하여 로우 신호를 출력하여 카운터(100, 200)를 초기화한다.
이렇게 초기화된 로우 및 하이 카운터(100, 200)에 클럭 신호(CLK)와 클럭 신호(CLK)에 동기된 데이터 신호(SD)가 입력되면, 로우 카운터(100)는 데이터 신호(SD)의 로우 상태를 카운터하고, 하이 카운터(200)는 하이 상태를 카운터하여 각 카운터 제어부(300, 400)로 출력한다.
즉, 로우 데이터 신호(SD)가 입력되면 로우 카운터(100)는 업 카운트를 수행하고, 하이 카운터(200)는 다운 카운트를 수행한다. 그리고, 하이 데이터 신호(SD)가 입력되면 하이 카운터(200)는 업 카운트를 수행하고, 로우 카운터(100)는 다운 카운트를 수행한다.
이때, 업 또는 다운될 카운트값이 없으면, 해당 카운터(100 또는 200)는 카운트 동작을 하지 않는다.
예를 들어 '0'의 데이터 비트가 입력되고, 로우 및 데이터 카운터(100, 200)가 초기 상태인 경우를 설명한다.
여기서, 로우 및 데이터 카운터(100, 200)는 초기 상태가 '00000'이 카운터 제어부(300, 400)로 출력되도록 설정되어 있다.
로우 카운터(100)는 '0'의 데이터 신호(SD)를 반전 업/다운 단자(up/down)로 입력받음에 따라 업 카운트를 설정하고, 카운트 온(cnt_on) 단자로 입력되는 신호의 상태에 따라 설정한 업 카운트 동작을 수행할 것인지를 결정한다.
만약, 단자(cnt_on)로 입력되는 신호가 로우이면 로우 카운터(100)는 업 카운트를 하지 않고, 입력 신호가 하이이면 1증가시키는 업 카운트를 하지 않는다.
여기서, 로우 및 하이 카운터(100, 200)의 카운트 온(cnt_on) 단자에 인가되는 신호는 로우 및 하이 카운터 제어부(300, 400)에 의해 제어되며, 특히 초기 상태인 경우 데이터 신호(SD)에 의해 결정된다. 이것은 로우 카운터(100)의 출력이 '00000'으로 항상 일정하고, 가변되는 것은 데이터 신호(SD)이기 때문이다.
여기서, 데이터 신호(SD)가 '0'이므로, NAND 및 OR 게이트(NAND1, OR1)의 출력은 인버터(INV1)에 의해 반전된 데이터 신호를 입력받음에 따라 하이 신호를 AND 게이트(AND1)로 출력한다. 그에 따라 AND 게이트(AND1)는 하이 신호를 카운트 온(cnt_on) 단자로 출력한다.
한편, 하이 카운터(200)는 '0'의 데이터 신호(SD)를 업/다운 단자(up/down)로 입력받음에 따라 다운 카운트를 설정하고, 로우 카운터(300)와 동일하게 카운트 온(cnt_on) 단자로 입력되는 신호의 상태에 따라 설정한 업 카운트 동작을 수행할 것인지를 결정한다.
여기서, 데이터 신호(SD)가 '0'이므로, NAND 및 OR 게이트(NAND2, OR2)의 출력은 데이터 신호(SD)를 그대로 입력받음에 따라 로우 신호를 AND 게이트(AND2)로 출력하며, 그에 따라 AND 게이트(AND2)는 로우 신호를 카운트 온(cnt_on) 단자로 출력한다.
결국, 초기 상태이고 데이터 신호가 '0'인 경우 로우 카운터(100)는 카운터값이 1증가되고, 하이 카운터(200)는 초기 상태를 유지한다. 반면에 초기 상태이고 데이터 신호가 '1'이면, 로우 카운터(100)는 초기 상태를 유지하고 하이 카운터(200)는 카운터값이 1증가된다.
그리고, 증가된 또는 초기 상태가 유지된 상태의 카운트값을 각 카운터 제어부(300, 400)와 감산기(600)로 출력한다.
이때, 감산기(600)는 로우 카운터(100)의 출력이 하이 카운터(200)의 출력보다 비트값이 크므로, 로우 신호를 출력한다. 만약 하이 카운터(200)의 출력이 로우 카운터(100) 보다 더 크면 감산기(600)는 하이 신호를 출력할 것이다.
여기서, 로우 및 카운터(100, 200)가 일정 값만큼 증가된 값을 가질 때를 생각해보자.
이때는 각 카운터 제어부(300, 400)의 NAND 및 OR 게이트(NAND1, NAND2, OR1, OR2)는 모두 하이 값을 출력하며, 그에 따라 AND 게이트(AND1, AND2)는 항상 하이 신호를 출력한다.
따라서, 로우 카운터(100)는 하이 데이터 신호(SD)가 입력되면 다운 카운트를 수행하고, 로우 데이터 신호(SD)가 입력되면 업 카운트를 수행하며, 하이 카운터(200)는 이와 반대로 동작한다.
여기서, NAND 및 OR 게이트(NAND1, NAND2, OR1, OR2)의 입력이 모두 하이일 경우가 발생할 수 있는데, 이때의 OR 게이트(OR1, OR2)는 항상 하이를 출력한다.
반면에, NAND 게이트(NAND1, NAND)는 데이터 신호(SD)에 따라 그 값이 달라진다.
만약, 입력 데이터 신호가 하이이면, 로우 카운터 제어부(300)의 NAND 게이트(NAND1)는 반전된 데이터 신호를 입력받으므로 하이 신호를 출력하여 로우 카운터(100)의 다운 카운트하도록 하고, 하이 카운터 제어부(400)의 NAND 게이트(NAND2)는 데이터 신호를 그대로 입력받으므로 로우 신호를 출력하여 하이 카운터(200)의 출력이 그대로 유지되도록 한다.
여기서, 로우 및 하이 카운터(100, 200)의 5비트 출력은 이 발명의 윈도우에 해당되며, 윈도우는 데이터 신호의 로우 및 하이 값을 비교하기 위한 클럭의 범위이며, 설계시 설정된다.
여기서, 카운터(100, 200)의 출력이 5비트이므로 윈도우는 25-1 =31개의 클럭 범위가 된다.
이상과 같이 로우 및 하이 카운터(100, 200)에 의해 카운트된 비트값은 감산기(600)에 입력되어, 윈도우 범위안에서 있는 로우 및 하이 신호를 카운트 비트값중 어느 비트값이 큰지에 따라 큰 비트값에 해당하는 로우 또는 하이 신호가 출력된다.
결국, 감산기에 의해 출력되는 신호는 도2에 도시된 바와 같이 출력된다.
도2는 이 발명의 실시예에 따른 디지털 필터의 입력 클럭, 데이터 클럭 및 출력 신호의 타이밍도이다.
도2에서 A는 클럭 신호이고, B는 카운터(100, 200)에 입력하는 데이터 신호이며, C는 감산기(600)에서 출력하는 데이터 신호이다. 그리고, (가)는 윈도우 범위를 나타내며, (나)는 윈도우 범위를 확대한 것이고, (가)와 (나)에서 1은 에러 데이터 클럭이고 2는 정상 데이터 클럭이다.
도2에서 보면, 입력 데이터 신호(A)에 비해 출력 데이터 신호(B)가 지연된 것은 본 발명의 소자에 의한 지연에 의한 것보다, 일반적으로 데이터 신호는 정확한 데이터 신호를 전달하기 위해 초기에 로우 신호가 발생되는 것에 의한 것이다.
(가)에서 보면, 입력 데이터 신호(A)에 1과 같은 에러 데이터가 발생하더라도 출력 데이터 신호는 윈도우의 범위내에 있는 로우 및 하이 신호의 개수에 따라 출력이 결정되어 에러 데이터(A) 신호에 영향을 받지 않는 즉, 필터링된 신호가 출력된다.
여기서, 특히 출력 데이터 신호가 에러 데이터 신호에 영향을 받지 않는 것은 에러 데이터 신호의 크기가 정상 데이터 신호보다 훨씬 작은 때문이며, 윈도우의 범위가 이상 신호의 크기와 클럭 주파수에 따라 적절히 설정되었기 때문이다.
이 발명은 이상 데이터 신호 유입 시간의 크기와 클럭 주파수에 따라 윈도우의 크기를 설정하고, 설정한 윈도우 범위안에 들어온 신호에서 동기 클럭을 기준으로 하여 1과 0의 개수를 세고 과반수 이상인 것을 출력으로 함에 따라, 아날로그 필터와 특성이 유사하여 고주파가 아닌 잡음을 쉽게 필터링하고 하드웨어의 부담을 줄이며 지연시간이 크지 않는 효과가 있다.
도1은 이 발명의 실시예에 따른 디지털 필터의 회로도이다.
도2는 이 발명의 실시예에 따른 디지털 필터의 입력 클럭, 데이터 클럭 및 출력 신호의 타이밍도이다.

Claims (6)

  1. 동기 클럭(CLK)과 데이터 신호(SD)를 입력받으며, 상기 데이터 신호(SD)가 '0'이면 업 카운트를 하고 '1'이면 다운 카운트를 하여 상기 데이터 신호(SD) 중 '0'의 값을 카운트하고, 카운트한 값을 N비트로 출력하는 로우 카운터(100)와;
    상기 동기 클럭(CLK)과 데이터 신호(SD)를 상기 로우 카운터(100)와 동시에 입력받으며, 상기 데이터 신호(SD)가 '0'이면 다운 카운트를 하고 '1'이면 업 카운트를 하여 상기 데이터 신호(SD) 중 '1'의 값을 카운트하고, 카운트한 값을 N비트로 출력하는 하이 카운터(200)와;
    상기 로우 카운터(100)의 출력과 상기 데이터 신호(SD)를 입력받아 상기 로우 카운터(100)의 상태가 다운 및 업 카운트가 가능한지에 대한 신호를 출력하는 로우 카운터 제어부(300)와;
    상기 하이 카운터(200)의 출력과 상기 데이터 신호(SD)를 입력받아 상기 하이 카운터(200)의 상태가 다운 및 업 카운트가 가능한지에 대한 신호를 출력하는 하이 카운터 제어부(400)와;
    리셋 신호를 입력받아 초기 데이터 신호에 동기되어 상기 로우 및 하이 카운터를 초기화시키는 리셋부(500)와;
    상기 로우 카운터(100)의 출력 값과 상기 하이 카운터(200)의 출력 값을 비교하여, 출력값이 큰 상기 카운터가 카운트하는 '0' 또는 '1'의 값을 출력하는 감산기(600)를 포함하는 디지털 필터.
  2. 제1항에서, 상기 로우 카운터 제어부(300)는,
    상기 데이터 신호(SD)를 반전시키는 제1 인버터(INV1)와, 상기 로우 카운터(100)의 N비트 출력과 상기 제1 인버터(INV1)의 1비트 출력을 입력으로 하는 제1 NAND 게이트(NAND1)와, 상기 제1 NAND 게이트(NAND1)와 동일한 입력을 가지는 제1 OR 게이트(OR1)와, 상기 제1 NAND 게이트(NAND1)와 상기 제1 OR 게이트(OR1)의 출력을 입력으로 하여 논리합 연산을 하는 제1 AND 게이트(AND1)로 이루어진 디지털 필터.
  3. 제2항에서, 상기 하이 카운터 제어부(300)는,
    상기 로우 카운터(200)의 N비트 출력과 상기 데이터 신호(SD)의 1비트 출력을 입력으로 하는 제2 NAND 게이트(NAND2)와, 상기 제2 NAND 게이트(NAND2)와 동일한 입력을 가지는 제2 OR 게이트(OR2)와, 상기 제2 NAND 게이트(NAND2)와 상기 제2 OR 게이트(OR2)의 출력을 입력으로 하여 논리합 연산을 하는 제2 AND 게이트(AND2)로 이루어진 디지털 필터.
  4. 제3항에서, 상기 리셋부(500)는,
    리셋 신호(SR)와 상기 데이터 신호(SD)를 입력으로 하는 제3 OR 게이트(OR3)와, 상기 리셋 신호(SR)를 반전시키는 제2 인버터(INV2)와, 상기 제2 인버터(INV2)의 출력과 상기 데이터 신호(SD)를 입력으로 하는 제3 NAND 게이트(NAND3)로 이루어진 디지털 필터.
  5. 제4항에서, 상기 하이 카운터(200)는,
    상기 데이터 신호(SD)를 업/다운 단자의 입력으로 하고 상기 클럭 신호(CLK)를 클럭 단자(clock)의 입력으로 하며 상기 제3 NAND 게이트(NAND3)의 출력단에 반전 리셋 단자(reset)가 연결되고 상기 제3 AND 게이트(AND3)의 출력단에 반전 클리어 단자(aclr)가 연결되며, 상기 제2 AND 게이트(AND2)의 출력에 카운트_온 단자(cnt_on)가 연결된 디지털 필터.
  6. 제4항에서, 상기 로우 카운터(100)는,
    상기 데이터 신호를 반전 업/다운(up/down) 단자의 입력으로 하고, 상기 클럭 신호(CLK)를 클럭 단자의 입력으로 하며, 상기 리셋부(500)의 상기 제3 OR 게이트(OR3)에 비동기 클리어 단자가 연결되고, 상기 제3 OR 게이트(OR3)의 출력단에 반전 리셋 단자(reset)가 연결되며 상기 제3 NAND 게이트(NAND3)의 출력단에 반전 클리어 단자(aclr)가 연결되고, 상기 제1 AND 게이트(AND1)의 출력에 카운트_온 단자(cnt_on)가 연결된 디지털 필터.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR100862647B1 (ko) * 2007-04-09 2008-10-10 주식회사 한영넉스 논리 게이트로 구현된 로우 패스 필터

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55124317A (en) * 1979-03-20 1980-09-25 Mitsubishi Electric Corp Digital filter circuit
US4686483A (en) * 1985-01-30 1987-08-11 Sumitomo Electric Industries, Ltd. Digital filter circuit
KR0120482Y1 (ko) * 1993-04-12 1998-08-17 이대원 디지틀 필터회로
KR100194672B1 (ko) * 1996-04-09 1999-06-15 윤종용 디지탈 노이즈 필터

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55124317A (en) * 1979-03-20 1980-09-25 Mitsubishi Electric Corp Digital filter circuit
US4686483A (en) * 1985-01-30 1987-08-11 Sumitomo Electric Industries, Ltd. Digital filter circuit
KR0120482Y1 (ko) * 1993-04-12 1998-08-17 이대원 디지틀 필터회로
KR100194672B1 (ko) * 1996-04-09 1999-06-15 윤종용 디지탈 노이즈 필터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153678A1 (ko) * 2022-02-08 2023-08-17 한국표준과학연구원 신호 안정화 방법 및 신호 안정화 장치

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