KR100871690B1

KR100871690B1 - 디지털 제어가 가능한 필터 시스템 및 필터링 방법

Info

Publication number: KR100871690B1
Application number: KR1020060065470A
Authority: KR
Inventors: 김제국
Original assignee: 삼성전자주식회사
Priority date: 2006-07-12
Filing date: 2006-07-12
Publication date: 2008-12-05
Also published as: CN101106364B; CN101106364A; KR20080006359A; US20080012633A1; US7675356B2

Abstract

본 발명은 오프셋과 집적도와 차단 주파수의 제한과 적응적인 적용 및 외부 패드의 사용 문제를 동시에 해결할 수 있는 디지털 제어가 가능한 필터 시스템 및 필터링 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 아날로그 입력 신호와 기준 전압을 일 입력으로 받고 피드백 루프를 통해 제공된 아날로그 피드백 신호를 타 입력으로 받아 두 신호의 차를 출력하기 위한 감산부; 및 기준 전압과 비교하여 디지털 신호를 출력한 다음, 출력된 신호의 듀티를 적분하고 추종 에러량을 산출한 후, 로 패스 필터링한 신호를 아날로그 신호로 변환하여 상기 감산부의 타 입력인 상기 피드백 신호로 제공하기 위한 로 패스 필터를 포함하는 디지털 제어되는 아날로그 필터 시스템을 제공한다.

또한, 본 발명은 디지털 제어되는 아날로그 필터링 방법을 제공한다.

하이 패스 필터, 로 패스 필터, 듀티 적분, 듀티 에러(Duty error), DC 이득 제어.

Description

디지털 제어가 가능한 필터 시스템 및 필터링 방법{DIGITAL CONTROLLED FILTER SYSTEM AND FILTERING METHOD}

도 1은 제1종래기술에 따른 로 패스 필터를 도시한 회로도.

도 2는 제2종래기술에 따른 하이 패스 필터를 도시한 회로도.

도 3은 제3종래기술에 따른 하이 패스 필터를 도시한 회로도.

도 4는 제4종래기술에 따른 하이 패스 필터를 도시한 회로도.

도 5는 본 발명의 일 실시예에 따른 디지털 제어되는 필터 시스템을 도시한 블록 구성도.

도 6은 제어부와 듀티 카운터 및 래치부를 포함하는 상세 블록 구성도.

도 7은 추종 에러량 발생부와 리플 제거 및 DC 이득 제어부를 도시한 상세 블록 구성도.

* 도면의 주요부분에 대한 부호의 설명 *

50 : 감산부 51 : 디지털 제어되는 로 패스 필터

510 : 비교부 511 : 제어부

512 : 듀티 카운터 513 : 래치부

514 : 추종 에러량 발생부 515 : 리플 제거 및 DC 이득 제어부

516 : 디지털 아날로그 변환부

본 발명은 필터 시스템에 관한 것으로, 특히 저항과 캐패시터 없이 디지털 방식으로 제어가 가능한 필터 시스템에 관한 것이다.

아날로그(Analog) 방식의 로 패스 필터(Low Pass Filter; 이하 LPF라 함)와 하이 패스 필터(High Pass Filter; 이하 HPF라 함)는 기본적으로 캐패시터를 이용하여 구성되므로, 차단 주파수(fc)를 조정하기 위해서는 캐패시턴스와 저항 값을 변경하여야 한다. 따라서, 차단 주파수의 변경이 필요한 경우와 집적도 측면에서 큰 단점을 갖는다.

또한, 캐패시터에 의한 레벨 적분으로 인해 오프셋(Offset)이 발생하고, 로 패스 필터나 하이 패스 필터를 구동하기 위해 출력단에 큰 구동 능력이 요구되므로 전류 소비 측면에서 단점이 있다.

아울러, 입력 신호에 대해 즉각적인 응답(Emergency response)을 높이기 위해서는 필터를 이루는 저항이나 캐패시터 등의 수동(Passive) 소자에 대한 제어가 어렵다.

이하에서는 상술한 바와 같은 문제점을 갖는 종래기술에 따른 다양한 종류의 필터를 살펴본다.

도 1은 제1종래기술에 따른 로 패스 필터를 도시한 회로도이다.

도 1을 참조하면, 입력 신호(IN)는 입력 버퍼(BUF)를 통해 버퍼링 되며, 입 력 버퍼(BUF)의 출력은 가변 저항(R)과 각기 다른 캐패시턴스를 갖는 복수의 스위치드 캐패시터(Switched capacitor)로 이루어진 로 패스 필터(LPF)를 통해 로 패스 필터링된다.

상기한 제1종래기술의 로 패스 필터에서는 스위치드 캐패시터의 각 스위치를 차단 주파수 제어신호(fc control)를 통해 온/오프 제어함으로써 차단 주파수(fc)를 변경한다.

도 2는 제2종래기술에 따른 하이 패스 필터를 도시한 회로도이다.

도 2를 참조하면, 입력 신호(IN)는 입력 버퍼(BUF)를 통해 버퍼링 되며, 입력 버퍼(BUF)의 출력은 가변 저항(R)과 캐패시터(C)와 캐패시턴스 조정을 위한 두 개의 패드(PAD1, PAD2)로 이루어진 하이 패스 필터(HPF)를 통해 하이 패스 필터링된다.

상기한 제2종래기술의 하이 패스 필터에서는 패드(PAD1, PAD2)를 통해 연결된 캐패시터의 캐패시턴스와 가변 저항(R)의 저항 값을 제어함으로써 차단 주파수(fc)를 변경한다.

도 3은 제3종래기술에 따른 하이 패스 필터를 도시한 회로도이다.

도 3을 참조하면, 입력 신호(IN)는 입력 버퍼(BUF)를 통해 버퍼링 되며, 입력 버퍼(BUF1)의 출력은 저항(R1)과 패드(P) 및 캐패시터(C)로 이루어진 로 패스 필터(LPF)와 버퍼(BUF2) 및 저항(R3)을 통한 감산부(SUB)의 ‘-‘ 입력과, 저항(R2)을 통해 저항(R4)를 통해 제공되는 기준 전압(REF)과 합해진 감산부(SUB)‘+’ 입력이 된다. 감산부(SUF)는 ‘-‘ 입력단과 출력단(OUT) 사이에 저항(R)을 통 한 피드백 루프가 형성되어 있다.

상기한 구성을 갖는 제3종래기술의 하이 패스 필터 동작을 살펴본다.

하이 패스 필터 구현을 위해 소스 신호(Source signal)인 입력 신호(IN)와 입력 신호(IN)를 적분하는 로 패스 필터(LPF)를 사용하여 입력 신호(IN)의 DC 성분을 추출하고, 감산부(SUB)에서 ‘+’입력인 ‘AC+DC+REF’에서 ‘-‘입력인 ‘DC’를 감산하면 ‘DC’성분은 사라지고 기준 전압인 REF에 AC 성분만 실리게 된다.

상기한 도 3의 구조를 갖는 제3종래기술에 따른 하이 패스 필터는 로 패스 필터(LPF)와 감산부(SUB)를 이용하여 구현된 바, 2종래기술에서 하이 패스 필터 구현을 위해 사용되는 두 개의 패드로 인한 집적도 증가의 문제점을 해결하기 위해 하나의 패드 만을 사용한다.

제3종래기술에 따른 하이 패스 필터의 경우 두 개의 패드를 사용하는 제2종래기술에 비해 그 집적도는 증가하겠지만, 전형적은 아날로그 구성으로서, 여전히 전술한 아날로그 필터가 갖는 문제점을 모두 내포하고 있다.

한편, 제3종래기술에 따른 하이 패스 필터에서의 오프셋 보상을 위해 제4종래기술에 따른 하이 패스 필터가 제안되었다.

도 4는 제4종래기술에 따른 하이 패스 필터를 도시한 회로도이다.

도 3과 동일한 구성 요소에 대해서는 그 설명을 생략하는 바, 도 3의 구조에서 출력단(OUT)에 아날로그 디지털 변환기(Analog to Digital Converter; 이하 ADC라 함)이 연결되어 있으며, 기준 전압이 인가되던 저항(R4)의 일단에 디지털 아날로그 변환기(Digital to Analog Converter; 이하 DAC라 함)가 연결된다. 이는 출력 단(OUT)의 출력 신호를 디지털 신호로 변환하고 다시 아날로그 신호로 변환하여 오프셋을 보상하기 위한 것이다.

따라서, 상술한 제1 ~ 제4종래기술에 따른 필터는 다음과 같은 문제점이 있다.

1) 수동 소자를 이용하여 감산하면서 생기는 OP-Amp의 오프셋이 출력에 나타나게 된다. 즉, ‘REF+AC+DC-DC+오프셋’이 되므로, 정확하게 하이 패스된 출력을 얻을 수 없다.

2) 수동 소자인 저항 및 캐패시터를 사용하여 칩 집적(Chip integration)에 부담이 되며, 차단 주파수를 여러 가지로 가져갈 경우 수동 소자를 선택할 스위치 및 저항과 캐패시터 등이 어레이(Array)로 늘어나게 된다.

3) 다양한 차단 주파수를 적용하기가 힘들다. 즉, 수동 소자를 사용하므로 제한된 차단 주파수 만을 사용할 수 밖에 없다.

4) 즉각적인 대응을 할 수 없다. 즉, 비정상적인(Abnormal) 입력 신호에 대해서도 캐패시터가 반응하므로 필터의 구성에서 오차를 가질 수 밖에 없으며, 긴급 상황(Emergency)에 따른 대응을 적응적으로(Adaptive) 할 수 없다.

5) 외부 패드 즉, 핀(Pin)을 사용해야 하므로 핀 부담을 가질 수 밖에 없다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 오프셋과 집적도와 차단 주파수의 제한과 적응적인 적용 및 외부 패드의 사용 문제를 동시에 해결할 수 있는 디지털 제어가 가능한 필터 시스템 및 필터링 방법 을 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 입력 신호와 기준 전압을 일 입력으로 받고 피드백 루프를 통해 제공된 피드백 신호를 타 입력으로 받아 상기 입력 신호와 상기 기준 전압이 합해진 신호와 상기 피드백 신호의 차를 출력하기 위한 감산부; 및 상기 감산부의 출력신호를 상기 기준 전압과 비교하여 디지털 신호를 출력한 다음, 출력된 상기 디지털 신호의 듀티를 카운팅하고 추종 에러량을 산출한 후, 산출된 추종 에러량에 대해 로 패스 필터링한 신호를 아날로그 신호로 변환하여 상기 감산부의 타 입력인 상기 피드백 신호로 제공하기 위한 로 패스 필터를 포함하는 디지털 제어되는 아날로그 필터 시스템을 제공한다.

또한, 상기 목적을 달성하기 위하여 본 발명은, 입력 신호와 기준 전압을 일 입력으로 받고 피드백 루프를 통해 제공된 피드백 신호를 타 입력으로 받아 상기 입력 신호와 상기 기준 전압이 합해진 신호와 상기 피드백 신호의 차를 계산하는 단계; 계산된 상기 합해진 신호와 상기 피드백 신호의 차를 상기 기준 전압과 비교하여 디지털 신호를 출력하는 단계; 상기 디지털 신호의 듀티를 카운팅하고 추종 에러량을 산출하는 단계; 산출된 추종 에러량에 대해 로 패스 필터링 하는 단계; 및 상기 로 패스 필터링된 신호를 아날로그 신호로 변환하여 상기 피드백 신호로 제공하는 단계를 포함하는 디지털 제어되는 아날로그 필터링 방법을 제공한다.

본 발명은 감산부와 로 패스 필터로 구현되는 종래의 필터 시스템에서 로 패스 필터 부분을 디지털 제어되는 필터 구조로 변경한다. 즉, 캐패시터와 저항 및 패드로 이루어져 레벨 적분을 하던 종래의 방식과는 달리 듀티(Duty)를 적분(Integration)함으로써 디지털 제어가 가능한 로 패스 필터를 구현한다.

따라서, 아날로그 파트의 디지털 화를 이룸으로써 SOC(System On Chip)를 쉽게 실현할 수 있도록 하여 SOC시 아날로그 파트의 축소(Shrink)가 디지털과 동일한 비율로 줄어들지 않아 SOC화에 부담이 되었던 문제를 해결한다. 이는 원가 절감 및 특성 산포를 일정하게 하는 장점이 있다.

또한, 외부 부품이 줄어들어 핀 수를 줄일 수 있고, 특성 제어가 자유로워져 긴급 상황에 대한 대응이 우수하다. 다양한 차단 주파수를 디지털 필터 계수로 대응할 수 있으므로 원하는 차단 주파수의 설정이 자유롭다.

아울러, 목표 듀티(Target duty)를 변동하여 필터 출력에 오프셋을 실어줄 수 있으며 디지털 제어에 따른 입력 조건에 영향을 받지 않는다. 즉, 입력에 노이즈가 실려 있더라도 신호를 비교하여 바이너리(Binary) 신호를 이용하여 로 패스 필터를 구성함으로써 기존의 로 패스 필터처럼 노이즈에 영향을 받지 않는다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도 5는 본 발명의 일 실시예에 따른 디지털 제어되는 필터 시스템을 도시한 블록 구성도이다.

도 5를 참조하면, 필터 시스템은 로 패스 필터(LPF, 51)와 감산부(50)로 이루어진다.

감산부(50)는 AC 성분과 DC 성분을 포함하는 입력 신호(IN=AC+DC)와 기준전압(REF)를 ‘+’입력단으로 입력받고 (따라서‘+’입력단으로 입력 신호(IN=AC+DC)와 기준전압(REF)이 합해진 신호(AC+DC+REF)가 입력됨.) 피드백 루프를 통해 로 패스 필터링된 DC 신호(로 패스 필터(51)의 출력단(LOUT)의 신호)를 ‘-‘ 입력단으로 입력받아 두 신호를 감산함으로써 그 출력단(HOUT)으로는 하이 패스 필터링된 신호, 즉 AC와 기준전압(REF)을 포함하는 신호(AC 성분이 기준전압(REF)에 실린 신호)(AC+REF)를 출력한다.

로 패스 필터(51)는 디지털 방식으로 제어되는 필터 구조를 이룬다. 즉, 캐패시터와 저항 및 패드로 이루어져 레벨 적분을 하던 종래의 방식과는 달리 듀티를 적분함으로써 디지털 제어가 가능하도록 한다. 로 패스 필터(51)는 하이 패스 필터링된 신호 즉, 기준전압(REF)에 AC가 실린 신호와 기준전압(REF)을 비교하고, 비교된 신호의 듀티를 측정하고 듀티 에러를 계산하며, DC 이득을 제어한 DC 신호를 최종 출력단(LOUT)에서 아날로그 값으로 출력한다.

즉, 로 패스필터(51)는 입력 신호(IN=AC+DC)에 포함되어 있는 DC 성분(DC)을 추출하는 동작을 하며, 그리고 감산부(50)는 이 추출된 DC 성분(DC)을 기초로 하여 입력 신호(IN)에 포함되어 있는 DC 성분(DC)을 블록킹(제거)하고 또한 입력 신호(IN)의 AC 성분(AC)만을 원하는 DC 레벨(기준전압(REF) 레벨)을 갖는 신호로 변환시키는 동작(하이 패스 필터(HPF) 동작)을 한다.

로 패스 필터(51)의 구성을 보다 상세하게 살펴본다.

로 패스 필터(51)는 하이 패스 필터링된 신호 ‘AC+REF’를 ‘+’ 입력단으로 입력받고 기준전압(REF)을 ‘-‘ 입력단으로 입력받아 두 신호를 비교하여 디지털 값인 “0” 또는 “1”을 갖는 디지털 신호(주기가 일정한 주기신호)를 출력하기 위한 비교부(510)와, 비교부(510)의 출력의 듀티를 카운팅하기 위한 듀티 카운터(512)와, 듀티 카운터(512)의 출력을 래치하기 위한 래치부(51)와, 듀티 카운터(512)와 래치부(513)를 제어하기 위한 제어부(511)와, 래치된 듀티 에러량을 목표 듀티와 비교하여 추종 에러량을 발생하기 위한 추종 에러량 발생부(514)와, 추종 에러의 리플(Ripple) 성분을 제거하고 적분을 통해 DC 이득을 제어하기 위한 리플 제거 및 DC 이득 제어부(515)와, 추종 에러에 대해 적분된 값을 아날로그 변환하여 당초에 로 패스 필터(51)의 '+" 입력단으로 입력된 'AC+REF' 신호에 포함된 AC 신호의 DC 성분(피드백 신호)을 추출하여 출력하는 디지털 아날로그 변환부(516, 이하 DAC라 함)를 구비하여 구성된다. 상기 목표 듀티는 사용자에 의해 외부에서 인가되거나 또는 미리 인가되어 내부에 저장된 값일 수 있다.

제어부(511)는 듀티 카운터 량을 연산하기 위해 일정 주기에 카운터 량을 래치하기 위한 래치 클럭, 즉 인에이블 신호(enable)를 생성하여 래치부(513)를 제어하며, 듀티 카운터(512)를 리셋(Reset)하기 리셋 신호를 생성한다.

리플 제거 및 DC 이득 제어부(515)는 리플 제거를 위한 에러 로 패스 필터와 DC 이득 제어를 위한 잔차 누적 적분기(Residual accumulation filter)로 이루어진다.

도 6은 제어부와 듀티 카운터 및 래치부를 포함하는 상세 블록 구성도이다.

제어부(511)는 기준 클럭(RCLK)과 업데이트 주기 번호(UPN; Update Period Number)를 입력받으며, 업데이트 주기 번호(UPN)에 응답하여 일정한 주기로 업데이트되는 인에이블 신호(enable)를 출력한다. 인에이블 신호(enable)는 래치부(513)와 D-플립플롭(517, D-F/F)으로 제공되며, D-플립플롭(517)은 인에이블 신호(enable)와 기준 클럭(RCLK)을 입력받아 동작한다. 래치부(513)는 래치 클럭에 해당하는 인에이블 신호(enable)의 인에이블 구간동안 듀티 카운터(512)의 출력을 래치한다. D-플립플롭(517)의 출력은 인버터(518a)를 거쳐 출력되며, 듀티 카운터(512)를 리셋 제어한다.

비교부(510)의 출력은 두 개의 인버터(518b, 518c)를 거치는 바, 앞 단의 인버터(518b)의 출력을 거친 신호는 듀티 카운터(512)의 다운 카운팅(Down)을 위해 사용되며, 뒤 단의 인버터(518c)까지 모두 거친 신호는 듀티 카운터(512)의 업 카운팅(Up)을 위해 사용된다. 듀티 카운터(512)는 기준 클럭(RCLK)에 응답하여 비교부(510)의 출력의 듀티를 카운팅한다.

도 7은 추종 에러량 발생부와 리플 제거 및 DC 이득 제어부를 도시한 상세 블록 구성도이다.

도 7을 참조하면, 리플 제거 및 DC 이득 제어부(515)는 리플 제거를 위한 에 러 로 패스 필터(515a)와 DC 이득 제어를 위한 잔차 누적 적분기(515b)로 이루어진다.

에러 로 패스 필터(515a)는 추종 에러량 발생부(514)로부터 계산되어 출력된 추종 에러량, 즉 듀티 에러와 목표 듀티의 차를 로 패스 필터링 하기 위한 로 패스 필터(519)와, 로 패스 필터(519)의 출력과 피드백 신호를 가산하기 위한 가산기(520)와, 가산기(520)의 출력을 피드백 시켜 다시 가산기(520)의 입력으로 제공하기 위한 피드백 루프를 포함하며, 피드백 루프는 어드미턴스(522)와, 어드미턴스(522)를 거친 신호를 로 패스 필터링하기 위한 로 패스 필터(521)로 이루어진다.

잔차 누적 적분기(515b)는 에러 로 패스 필터(515a)의 출력과 피드백 신호를 가산하기 위한 가산기(523)와, 가산기(523)의 출력을 피드백 시켜 다시 가산기(523)의 입력으로 제공하기 위한 피드백 루프를 포함하며, 피드백 루프는 로 패스 필터(527)와, 가산기(526)와, 어드미턴스(524)와, 로 패스 필터(525)로 이루어진다.

상술한 도 5 내지 도 7을 참조하여 그 구체적인 동작을 살펴본다.

감산부(50)를 통해 출력되는 아날로그 신호(하이 패스 필터링된 신호)는 비교부(510)의 ‘+’입력단에 입력되고, ‘-‘ 입력단의 기준전압(REF)과 비교되어 2치화된 “0” 또는 “1”로 출력된다.

이 2치화된 신호는 듀티 카운터(512)에 의해 업/다운 카운팅된다. 이 때, 사인드 카운터(Signed counter) 방식에 따라 초기 “0”에서 ‘업’ 카운트 시 기준 클럭(RCLK)에 의거 ‘+1’이 카운트되고, ‘다운’카운트 시 ‘-1’로 카운트된다. 상기 카운터는 사인드 방식이므로 16비트 카운터일 경우 ‘+’최대치는 사인드 비트 포함 “16’h7fff”이고, ‘-‘최대치는 “16’h8000”이 된다.

제어부(511)로부터 업데이트되는 래치 클럭(즉, enable 신호)이 제공되며, 래치부(513)는 이 업데이트되는 래치 클럭에 응답하여 듀티 카운터(512)의 출력을 래치한다.

예컨대, 기준클럭(RCLK)이 100MHz일 때 1MHz 마다 업데이트되는 래치 신호를 발생하면, 입력 신호의 중심(Center)를 기준으로 비교할 경우 50개의 업 카운팅과 50개의 다운 카운팅을 수행하게 된다.

듀티 카운팅한 결과를 주기적으로 받아 목표 듀티와 감산하고 디지털 방식으로 로 패스 필터링한 후 아날로그로 변환하여 출력하면, 결국 입력 신호(IN)는 출력 신호가 원하는 전압으로 하이 패스 필터링되도록 피드백되어 로 패스 필터(51)로 이루어진 피드백 루프의 값이 변동하면서 입력(IN)에 대해 출력(감산부(50)의 출력)은 DC 성분이 제거된 AC만 통과하게 된다.
예를 들어 설명하면, 입력 신호(IN)가 2볼트의 DC 레벨(이하 "2V DC"라 함.)을 중심으로 0.5볼트 진폭으로 스윙(swing)하는 신호(이하 "0.5Vp-p AC"라 함.)이고 기준전압(REF)이 1.65볼트이고 이때 로 패스필터(51)의 출력단(LOUT)의 초기전압이 1.65볼트라고 가정하면, 감산부(50)의 ‘+’단자에는 "2V DC + 0.5Vp-p AC + 1.65V"가 입력되고 감산부(50)의 ‘-’단자에는 "1.65V"가 입력되며 따라서 감산부(50)의 출력단(HOUT)은 "2V DC + 0.5Vp-p AC"가 된다. 다음에 감산부(50)의 출력 "2V DC + 0.5Vp-p AC"는 로 패스필터(51) 내의 비교부(510)의 "+" 단자로 입력되어 "-" 단자로 입력되는 기준전압(REF=1.65V)과 비교되며, 그 결과 비교부(510)의 출력신호는 하이(high) 레벨 구간이 로우(low) 레벨 구간보다 긴 신호가 된다.
이 하이 레벨 구간이 로우 레벨 구간보다 긴 신호의 듀티를 듀티 카운터(512)가 카운팅하면 듀티 카운터(512)의 출력신호는 소정의 펄스폭을 갖는 펄스 신호(듀티 에러)가 된다. 이 펄스 신호(듀티 에러)가 추종 에러량 발생부(514)와 리플 제거 및 DC 이득 제어부(515)로 구성되는 디지털 필터 및 디지털 아날로그 변환부(DAC)(516)를 거치게 되면, DAC(516)의 출력, 즉 로 패스필터(51)의 출력(LOUT)은 초기전압(1.65볼트)로부터 점진적으로 증가하게 되며, 이러한 과정을 반복하여 로 패스필터(51)의 출력(LOUT)은 최종적으로 입력 신호(IN=AC+DC)에 포함되어 있는 DC 성분(DC)과 동일한 레벨을 갖는 2볼트의 DC 레벨("2V DC")이 된다(도 5에는 로 패스필터(51)의 최종출력이 DC로 기재되어 있음.). 이와 같이 로 패스필터(51)는 입력 신호(IN=AC+DC)에 포함되어 있는 DC 성분(DC)을 추출하는 동작을 한다.
따라서 최종적으로 감산부(50)의 ‘+’단자에는 "2V DC + 0.5Vp-p AC + 1.65V"가 입력되고 감산부(50)의 ‘-’단자에는 "2V DC"가 입력되며 따라서 최종적으로 감산부(50)의 출력(HOUT)은 "0.5Vp-p AC + 1.65V"가 된다(도 5에는 감산부(50)의 최종출력이 AC+REF로 기재되어 있음.). 즉, 감산부(50)는 로 패스필터(51)에 의해 추출된 2볼트의 DC 레벨을 기초로 하여 입력 신호(IN)에 포함되어 있는 2볼트의 DC 성분(2V DC)을 블록킹(제거)하고 또한 입력 신호(IN)의 AC 성분(0.5Vp-p AC)만을 원하는 DC 레벨(1.65V)을 갖는 신호로 변환시키는 동작을 한다.
최종적으로 감산부(50)의 출력이 "0.5Vp-p AC + 1.65V"가 되면, 비교부(510)의 출력신호는 하이(high) 레벨 구간과 로우(low) 레벨 구간이 동일한 신호가 되며 듀티 카운터(512)에서 출력되는 듀티 에러는 0이 된다. 그 결과, 디지털 필터(추종 에러량 발생부(514) 및 리플 제거 및 DC 이득 제어부(515))의 출력은 고정되고 DAC(516)의 출력, 즉 로 패스필터(51)의 출력(LOUT)은 입력 신호(IN=AC+DC)에 포함되어 있는 DC 성분(DC)과 동일한 레벨을 갖는 2볼트의 DC 레벨("2V DC")로 고정된다.

에러 로 패스 필터(515a)는 듀티 에러의 평균을 구해 응답 시간(Response time)이 결정되고 리플 또한 제거키 위한 목적으로 사용한다. 잔차 적분 필터(515b)는 출력 값을 유지하기 위해 사용된다.

리플 제거 및 DC 이득 제어부(515)의 전달 특성은 하기의 수학식1과 같다.

[수학식1]

H(Z) = (C0/(1-C1Z^-1))/ (1 · C2/(1-C3Z^-1)) 여기에서 C0, C1, C2, 및 C3는 디지털 필터 계수를 나타낸다.

디지털 필터를 구성하는 리플 제거 및 DC 이득 제어부(515)의 입출력 특성을 실제 구현 예를 통해 살펴본다.

에러 로 패스 필터(515a)의 이득을 ‘A’라 하고, 잔차 적분 필터(515b)의 이득을 ‘B’라 하고, 출력을 ‘Y’라 하면, ‘Y = A ⅹ 듀티 에러량 + B ⅹ Y’가 성립한다. 다시 정리하면, ‘Y - BY = A ⅹ 듀티 에러량’이며, 이를 Y에 대해 정리하면, ‘Y = (A/(1-B)) ⅹ 에러량’이 된다.

만일, 1000Hz에 폴(Pole) 주파수를 세팅하고, A는 100Hz까지 이득이 “1”(0dB)이며, B는 100Hz까지 이득이 “1”(0dB)라면, 루프 특성은 0~100Hz까지는 무한 이득(Infinite Gain)에서 ‘-20dB/decade’로 감소하다가 100Hz에서는 ‘-40dB/decade’로 감소한다.

B의 이득이 “1”에서(100Hz까지의 DC 영역), ‘Y = (1/(1-1) ⅹ 에러)’이므로 ‘Y = ∞ 이득 ⅹ 에러’가 되어 실제 에러 값이 “0”에 가까워도 이득 값이 무한대이다.

잔차 적분 필터(515b)는 DC 쉬프트 응답 시간(Shift response time)을 결정하며, 실제 추종 주파수는 에러 로 패스 필터(515a)에 의해 AC 응답 시간이 결정된다.

전술한 바와 같이 이루어지는 본 발명은, 캐패시터와 저항 및 패드로 이루어져 레벨 적분을 하던 종래의 방식과는 달리 듀티를 적분함으로써 디지털 제어가 가능한 로 패스 필터를 구현할 수 있음을 실시예를 통해 알아보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은, 디지털 제어가 가능한 로 패스 필터를 구현할 수 있어 다음과 같은 효과가 있다.

1) 아날로그 처리가 디지털로 변환되어 회로 구성이 간결하고 사이즈 및 원가 절감이 이루어져 SOC에 유리하다.

2) 디지털 처리로 아날로그에 비해 노이즈 문제 및 증폭기 오프셋 등에서 자유로워진다.

3) 아날로그 파트를 디지털 파트로 바꿈으로써 SOC를 쉽게 구현할 수 있으며, 원가 절감 및 산포 특성을 일정하여 유지하여 제품의 품질을 높일 수 있다.

4) 사이즈가 아날로그에 비해 현격히 줄어들게 되어 파워 소비를 줄일 수 있다.

5) 내부 또는 외부 캐패시터를 사용하지 않아 핀 감소 및 외부 부품 수를 줄일 수 있다.

6) 아날로그에 비해 오프셋 영향이 없으므로 오프셋 조정이 필요 없다.

7) 목표 전압 세팅으로 출력 전압인 하이 패스 필터의 출력에 DC 전압을 얼마든지 가변 시킬 수가 있다.

8) 아날로그 로 패스 필터를 디지털 처리함으로써 로 패스 필터의 폴 주파수 변경이 용이하며 산포가 없이 정확하다.

9) 하이 패스 필터 구현을 위해 사용하는 피드백 루프 형태의 로 패스의 값 을 디지털 방식으로 제어함으로써 긴급 상황에 대한 대응에 유리하다.

Claims

입력 신호와 기준 전압을 일 입력으로 받고 피드백 루프를 통해 제공된 피드백 신호를 타 입력으로 받아 상기 입력 신호와 상기 기준 전압이 합해진 신호와 상기 피드백 신호의 차를 출력하기 위한 감산부; 및

상기 감산부의 출력신호를 상기 기준 전압과 비교하여 디지털 신호를 출력한 다음, 출력된 상기 디지털 신호의 듀티를 카운팅하고 추종 에러량을 산출한 후, 산출된 추종 에러량에 대해 로 패스 필터링한 신호를 아날로그 신호로 변환하여 상기 감산부의 타 입력인 상기 피드백 신호로 제공하기 위한 로 패스 필터를 포함하는 디지털 제어되는 아날로그 필터 시스템.
제 1 항에 있어서,

상기 감산부와 상기 로 패스 필터는 하이 패스 필터를 이루며, 상기 감산부는 하이 패스 필터링된 신호를 출력하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터 시스템.
제 1 항 또는 제 2 항에 있어서,

상기 감산부는, AC 성분과 DC 성분을 포함하는 상기 입력 신호와 상기 기준전압을 ‘+’입력단으로 입력받고, 상기 DC 성분과 동일한 값을 갖는 상기 피드백 신호를 ‘-‘ 입력단으로 입력받아 상기 입력 신호와 상기 기준 전압이 합해진 신호와 상기 피드백 신호를 감산함으로써, 상기 AC 성분이 상기 기준전압에 실린 신호를 출력하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터 시스템.
제 1 항 또는 제 2 항에 있어서,

상기 로 패스 필터는,

상기 감산부의 출력을 일 입력으로 하고 상기 기준전압을 타 입력으로 하여 상기 디지털 신호를 출력하기 위한 비교부;

상기 비교부의 출력의 듀티를 카운팅하기 위한 듀티 카운터;

상기 듀티 카운터의 출력을 래치하기 위한 래치부;

상기 듀티 카운터와 상기 래치부를 제어하기 위한 제어부;

상기 래치부에 의해 래치된 듀티 에러량을 목표 듀티와 비교하여 상기 추종 에러량을 발생하기 위한 추종 에러량 발생부;

상기 추종 에러의 리플 성분을 제거하고 상기 추종 에러에 대해 적분을 통해 DC 이득을 제어하기 위한 리플 제거 및 DC 이득 제어부; 및

상기 추종 에러에 대해 적분된 값을 아날로그 신호로 변환하여 상기 피드백 신호를 출력하는 디지털 아날로그 변환부를 포함하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터 시스템.
제 4 항에 있어서,

상기 제어부는, 일정 주기에 상기 듀티 카운터의 출력을 래치하기 위한 래치 클럭을 생성하여 상기 래치부를 제어하며, 상기 듀티 카운터를 리셋하기 리셋 신호를 생성하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터 시스템.
제 4 항에 있어서,

상기 리플 제거 및 DC 이득 제어부는, 리플 제거를 위한 에러 로 패스 필터와 DC 이득 제어를 위한 잔차 누적 적분기를 포함하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터 시스템.
제 6 항에 있어서,

상기 에러 로 패스 필터는,

상기 추종 에러량 발생부로부터 출력된 듀티 에러와 상기 목표 듀티의 차를 로 패스 필터링 하기 위한 제1로 패스 필터와, 상기 제1로 패스 필터의 출력과 피드백 입력신호를 가산하기 위한 제1가산기와, 상기 제1가산기의 출력을 피드백 시켜 상기 제1가산기의 상기 피드백 입력신호로 제공하기 위한 제1피드백 루프를 포함하며,

상기 제1피드백 루프는, 제1어드미턴스와, 상기 제1어드미턴스를 거친 신호를 로 패스 필터링하기 위한 제2로 패스 필터를 포함하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터 시스템.
제 6 항에 있어서,

상기 잔차 누적 적분기는,

상기 잔차 누적 적분기는,

상기 에러 로 패스 필터의 출력과 피드백 입력신호를 가산하기 위한 제2가산기와, 상기 제2가산기의 출력을 피드백 시켜 상기 제2가산기의 상기 피드백 입력신호로 제공하기 위한 제2피드백 루프를 포함하며,

상기 제2피드백 루프는 제2로 패스 필터와, 제3가산기와, 제2어드미턴스와, 제3로 패스 필터를 포함하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터 시스템.
입력 신호와 기준 전압을 일 입력으로 받고 피드백 루프를 통해 제공된 피드백 신호를 타 입력으로 받아 상기 입력 신호와 상기 기준 전압이 합해진 신호와 상기 피드백 신호의 차를 계산하는 단계;

계산된 상기 합해진 신호와 상기 피드백 신호의 차를 상기 기준 전압과 비교하여 디지털 신호를 출력하는 단계;

상기 디지털 신호의 듀티를 카운팅하고 추종 에러량을 산출하는 단계;

산출된 추종 에러량에 대해 로 패스 필터링 하는 단계; 및

상기 로 패스 필터링된 신호를 아날로그 신호로 변환하여 상기 피드백 신호로 제공하는 단계를 포함하는 디지털 제어되는 아날로그 필터링 방법.
제 9 항에 있어서,

상기 입력 신호와 상기 기준 전압이 합해진 신호와 상기 피드백 신호의 차를 계산하는 단계에서 하이 패스 필터링된 신호를 출력하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터링 방법.
제 9 항 또는 제 10 항에 있어서,

상기 입력 신호와 상기 기준 전압이 합해진 신호와 상기 피드백 신호의 차를 계산하는 단계에서, AC 성분과 DC 성분을 포함하는 상기 입력 신호와 상기 기준전압을 감산기의‘+’입력단으로 입력받고, 상기 DC 성분과 동일한 값을 갖는 상기 피드백 신호를 상기 감산기의‘-‘ 입력단으로 입력받아 상기 입력신호와 상기 기준전압이 합해진 신호와 상기 피드백 신호를 감산함으로써, 상기 AC 성분이 상기 기준전압에 실린 신호를 출력하는 것을 특징으로 하는 디지털 제어되는 아날로그 필터링 방법.