KR100986985B1

KR100986985B1 - 무선통신 시스템용 필터 튜닝 회로

Info

Publication number: KR100986985B1
Application number: KR1020080084337A
Authority: KR
Inventors: 문연국; 황태호; 김동순; 원광호; 박용국
Original assignee: 전자부품연구원
Priority date: 2008-08-28
Filing date: 2008-08-28
Publication date: 2010-10-11
Also published as: KR20100025688A

Abstract

필터의 차단 주파수를 일정하게 유지시키는 무선통신 시스템용 필터 튜닝 회로가 개시된다. 이 필터 튜닝 회로는 안정적이고, 정밀한 필터의 튜닝을 위하여 차동 트랜스컨덕터의 트랜스컨덕턴스 값을 조절하는 비교기 및 카운터를 구비한다. 상기 필터 튜닝 회로에 의하면, 외부에서 제공하는 별도의 클록이 불필요하며, 소비전력을 감소시키고, 설계 면적을 효율적으로 줄일 수 있다.

Description

무선통신 시스템용 필터 튜닝 회로{FILTER TUNING CIRCUIT FOR WIRELESS COMMUNICATION SYSTEM}

본 발명은 무선통신 시스템용 필터 튜닝 회로에 관한 것으로서, 더욱 상세하게는 트랜스컨덕터를 이용한 무선통신 시스템용 필터 튜닝 회로에 관한 것이다.

무선통신 시스템(wireless communication system)에는, 무선 개인 영역 네트워크(Wireless Personal Area networks: WPANs), 무선 근거리 영역 네트워크(Wireless Local Area Networks: WLANs) 및 CDMA, GSM, WCDMA 등을 이용한 이동통신 시스템 등이 있다.

상기 무선통신 시스템은 RF신호로 변환된 정보(영상, 음성, 데이터 등)를 송신하는 송신기와, 상기 송신기로부터 수신된 상기 무선 주파수 신호를 기저 대역 신호로 변환시키는 수신기 등을 포함한다.

한편, 상기 수신기에는 다수의 필터가 설계된다. 통상적으로 필터들은 높은 필터 감쇠 특성(filter attenuation characteristics)을 요구한다. 그러나, WPANs, WLANs 등과 같은 근거리용 무선통신 시스템에 탑재되는 수신기에서는, 필터의 감쇠 특성에 대한 요구치가 낮다. 왜냐하면, 근거리용 무선통신 시스템의 수신기는 채널 간격(channel spacing)이 채널 폭(channel bandwidth)에 비하여 넓기 때문이다. 따라서, 근거리용 무선통신 시스템의 수신기에서는 차수(order)가 낮은 필터가 사용될수 있다. 그러나, 제품 경쟁력을 확보하기 위해서는 저전력 동작에 대한 요구치가 증가하고 있는 추세다.

한편, 상기 수신기에는 수신한 신호의 복원 및 전송된 신호의 안티-에일리어싱(anti-aliasing)을 위하여 트랜스컨덕터-커패시터(이하, Gm-C) 필터가 설계된다. Gm-C 필터란 트랜스컨덕터(transconductor)와 커패시터(capacitor)를 포함하는 필터를 말한다. 상기 트랜스컨덕터는 입력 전압에 비례하는 출력 전류를 출력하는 회로를 말한다. 상기 출력 전류는 상기 입력 전압에 상기 트랜스컨덕터의 트랜스컨덕턴스(transconductance: gm) 만큼 곱해진 값을 갖는다. Gm-C 필터의 차단 주파수(cut-off frequency)는 gm/C에 비례한다. 여기서, C는 상기 커패시터의 커패시턴스를 말한다.

그러나, 상기 Gm-C 필터는 상기 차단 주파수를 결정하는 트랜스컨덕턴스 값(gm value)이 온도, 전원 전압의 변동 및 제조 공정에 따라 변동한다. 따라서, Gm-C 필터를 사용하는 경우에는 상기 차단 주파수를 일정하게 유지시키는 튜닝 회로(tuning circuit)가 필요하다.

종래의 상기 튜닝 회로는 전압 제어 발진기(Voltage Controled Oscillator: 이하, VCO)기가 구비된 상기 튜닝 회로를 이용하여 트랜스컨덕터의 트랜스컨덕턴스 값(gm value)을 조정함으로써, 상기 Gm-C 필터의 차단 주파수를 일정하게 유지시켰다.

그러나, 이러한 튜닝 회로에서는 상기 VCO 외에도 주파수 비교기(또는 주파수 판별기), 내부 자체에 구비된 필터(예컨대, 저역 통과 필터) 및 외부 클록을 제공받기 위한 배선의 설계 등이 필요하다. 따라서, 종래의 튜닝회로는 설계가 어렵고, 사이즈가 커지고, 이로 인해 소비전력이 높다.

따라서, 본 발명은 별도의 외부 클록이 요구되지 않으며, 전력소모를 줄이고, 전체 설계면적을 줄일 수 있는 무선통신 시스템용 필터 튜닝 회로를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 무선 통신 시스템용 필터 튜닝 회로는 트랜스컨덕턴스 값을 조절하여 필터의 차단 주파수를 일정하게 유지시킨다. 이를 위하여 본 발명의 무선 통신 시스템용 필터 튜닝 회로는 차동 트랜스컨덕터, 전류-전압 변환부, 비교 회로, 카운터 회로를 포함한다. 상기 차동 트랜스컨덕터는 차동 입력 전압에 비례하는 차동 출력 전류를 출력한다. 상기 전류-전압 변환부는 커패시터를 구비하고, 상기 차동 출력 전류에 의해 상기 커패시터에 충전된 충전 전압을 차동 출력 전압으로서 생성한다. 상기 비교 회로는 상기 차동 출력 전압에 응답하여 아날로그 제어전압을 생성하고, 외부로부터 인가된 기준전압과 상기 차동 출력 전압을 비교하고, 비교결과에 근거하여 카운트 구동 신호를 생성한다. 상기 카운터 회로는 상기 카운트 구동 신호에 응답하여 기준 비트 수로부터 소정의 비트 수만큼 증가시키거나 감소시키는 n(자연수)비트의 디지털 제어 신호를 생성한다. 이렇게 함으로써, 상기 차동 트랜스컨덕터는 상기 아날로그 제어전압과 상기 디지털 제어 신호에 근거하여 상기 차동 입력 전압에 선형적으로 비례하는 상기 차동 출력 전류를 출력하게 된다.

본 발명의 필터 튜닝 회로에는 차동 트랜스컨버터가 설계되며, 안정적이고, 정밀한 필터의 튜닝을 위하여 상기 차동 트랜스컨버터의 트랜스컨버턴스 값을 조절하는 비교기와 업/다운 카운터가 설계된다.

본 발명에 의하면, 트랜스컨덕터가 설계됨으로써, 소비전력을 감소시키고, 설계 면적을 효율적으로 줄일 수 있다.

더 나아가, 본 발명의 필터 튜닝 회로가 트랜스컨덕터가 설계된 필터를 튜닝하는 경우, 상기 필터와 연계한 혼합 설계(Mixed design)가 가능하다. 이로 인해, 연속적인 트랜스컨덕터의 배치 설계를 통해 전체 시스템의 설계 면적을 효율적으로 줄일 수 있다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 1은 본 발명의 일실시예에 따른 필터 튜닝 회로와 필터 간의 연결구조를 나타내는 블록도이다.

도 1을 참조하면, 상기 필터 튜닝 회로(filter tuning circuit: FTC)(100)는 본 발명에 따른 회로 구조에 따라서 자동으로 아날로그 제어전압(Vcon)과 디지털 제어 신호(DCS)로 이루어진 튜닝 신호(TS)를 생성한다. 상기 아날로그 제어전압(Vcon)과 n비트(n은 자연수)의 디지털 제어 신호(DCS)로 이루어진 상기 튜닝 신호(TS)는 상기 필터(200)에 인가된다.

상기 필터(200)는 트랜스컨덕터(transconductor) 또는 다수의 트랜스컨덕터의 조합에 의해 설계될 수 있다. 상기 트랜스컨덕터의 트랜스컨덕턴스 값(gm-value)이 공정 및 환경 변화에 따라 변동하므로, 상기 트랜스컨덕터를 이용하여 설계된 상기 필터(200)는 불안정한 차단 주파수를 갖는다. 따라서, 상기 필터(200)의 차단 주파수가 일정하게 유지되기 위해서는, 상기 트랜스컨덕턴스 값(gm-value)이 안정적이고 정밀하게 제어되어야 한다. 이를 위하여 상기 필터(200)는 상기 필터 튜닝 회로(100)로부터 인가되는 상기 튜닝 신호(TS)에 의해 내부에 설계된 트랜스컨덕턴스(gm) 값이 안정적이고 정밀하게 제어된다.

한편, 본 발명의 일실시예에 따른 필터 튜닝 회로(100)의 내부에도 상기 트랜스컨덕터가 설계된다. 따라서 상기 필터(200)와 연계한 혼합 설계(Mixed design)가 가능하다. 이로 인해, 트랜스컨덕터의 연속적인 설계를 통해 설계 면적을 효율적으로 줄일 수 있다. 또한, 상기 필터 튜닝 회로(100)와 상기 필터(200)를 포함하는 시스템 전체의 노이즈와 선형성을 조절할 수 있다.

도 2는 도 1에 도시된 필터 튜닝 회로의 내부 구성을 나타내는 블록도이다.

도 2를 참조하면, 상기 필터 튜닝 회로(100)는 입력 전압 생성부(110), 차동 트랜스컨덕터(120), 전류-전압 변환(130), 비교 회로(140) 및 카운터 회로(150)를 포함한다.

상기 입력 전압 생성부(110)는 외부로부터 공통 전압(Vcm)을 인가받고, 상기 공통 전압(Vcm)을 기준으로 대칭되는 양의 입력 전압(Vin+)과 음의 입력 전압(Vin-)으로 이루어진 차동 입력 전압(Vin+, Vin-: 이하, 입력 전압)을 생성한다.

상기 차동 트랜스컨덕터(120)는 제1 및 제2 입력단(121, 122)과, 제1 및 제2 출력단(123, 124)을 구비한다. 상기 제1 및 제2 입력단(121, 122)에는 상기 입력 전압 생성부(110)로부터 제공되는 양의 및 음의 입력 전압(Vin+, Vin-)으로 이루어진 입력 전압이 인가된다. 상기 차동 트랜스컨덕터(120)는 상기 입력 전압 생성부(110)로부터 상기 입력 전압(Vin+, Vin-)을 인가받고, 상기 입력 전압(Vin+, Vin-)에 선형적으로 비례하는 차동 출력 전류(Iout+, Iout-: 이하, 출력 전류)를 생성한다. 이때, 비례 상수는 트랜스컨덕턴스 값(gm-value)이고, 상기 차동 출력 전류는 양의 출력 전류(Iout+)와 음의 출력 전류(Iout-)로 이루어진다.

또한, 상기 차동 트랜스컨덕터(120)에는 제3 및 제4 입력단(126, 128)이 더 구비된다. 상기 제3 입력단(126)에는 상기 카운터 회로(150)로부터의 n비트로 이루어진 디지털 제어 신호(DCS)가 인가되고, 상기 제4 입력단(128)에는 상기 카운터 회로(150)로부터의 아날로그 제어전압(Vcon)이 인가된다.

본 발명의 필터 튜닝 회로(100)는 필터(200, 도 1에 도시됨)에 인가되는 상기 디지털 제어 신호(DCS)와 상기 아날로그 제어전압(Vcon)으로 이루어진 튜닝 신호(TS, 도 1에 도시됨)를 이용하여 자신의 내부에 구비된 상기 차동 트랜스컨덕터(120)의 트랜스컨덕턴스(gm)의 값을 자동으로 조절한다.

상기 전류-전압 변환부(130)는 상기 차동 트랜스컨덕터(120)로부터 출력 전류(Iout+, Iout-)를 인가받아서 차동 출력 전압(Vout1, Vout2 이하, 출력 전압)을 생성한다. 상기 출력 전압은 제1 출력 전압(Vout1)과 제2 출력 전압(Vout2)으로 이루어진다. 즉, 상기 전류-전압 변환부(130)는 상기 양의 출력 전류(Iout+)에 응답 하여 제1 출력 전압(Vout1)를 생성하고, 상기 음의 출력 전류(Iout-)에 응답하여 제2 출력 전압(Vout2)을 생성한다.

상기 비교 회로(140)는 상기 전류-전압 변환부(130)로부터 제1 및 제2 출력 전압(Vout1, Vout2)을 각각 인가받고, 상기 제1 출력 전압(Vout1)과 상기 제2 출력 전압(Vout2) 간의 차에 대응하는 아날로그 제어전압(Vcon)을 생성한다. 생성된 아날로그 제어전압은 상기 차동 트랜스컨덕터(120)의 제4 입력단(128)을 통해 상기 차동 트랜스컨덕터(120)로 피드백된다. 상기 비교 회로(140)는 외부로부터 제1 및 제2 기준 전압(Vref1, Vref2)을 더 인가받고, 상기 카운터 회로(150)를 구동시키는 카운트 구동 신호를 생성한다. 상기 카운트 구동 신호는 업 카운트 신호(UPS) 및 다운 카운트 신호(DWS)로 이루어진다. 또한, 상기 제1 및 제2 기준 전압(Vref1, Vref2)은 상기 차동 트랜스컨덕터(120)의 내부에 설계되는 MOS 트랜지스터들을 선형 영역에서 동작시키는 전압 범위로 정의된다. 상기 비교 회로(140)는 상기 제1 기준 전압(Vref1)과 상기 제1 출력 전압(Vout1)을 비교하고, 비교 결과에 근거하여 업 카운트 신호(UPS)를 생성하여 상기 카운터 회로(150)에 인가하고, 상기 제2 기준 전압(Vref2)과 상기 제2 출력 전압(Vout2)을 비교하고, 비교 결과에 근거하여 다운 카운트 신호(DWS)를 생성하여 상기 카운터 회로(150)에 인가한다.

상기 카운터 회로(150)는 상기 비교 회로(140)로부터 업 카운트 신호(UPS)를 인가받으면, 기준 비트로부터 특정 비트만큼 증가된 n비트의 디지털 제어 신호(DCS)를 생성하고, 상기 비교 회로로부터 다운 카운트 신호(DWS)를 인가받으면, 상기 기준 비트로부터 특정 비트만큼 감소된 n비트의 디지털 제어 신호(DCS)를 생 성한다. 일례로, 상기 카운터 회로(150)는 4비트의 디지털 제어 신호(DCS)를 생성하는 업-다운 카운터로 구현될 수 있다.

도 3은 도 2에 도시된 입력 전압 생성부, 전류-전압 변환부 및 비교 회로들 각각의 내부 구성을 나타낸 회로도이다.

도 3을 참조하면, 상기 입력 전압 생성부(110)는 전원(VDD)과 접지(VSS) 사이에 직렬적으로 연결된 제1 전류원(I1) 제1 저항(R1), 제2 저항(I2), 제2 전류원(I2)을 포함한다. 상기 2개의 저항들은 제3 노드(N3)를 통해 직렬로 연결된다. 상기 제3 노드(N3)에는 외부로부터 공통 전압(Vcm)이 인가된다. 상기 제1 전류원(I1)과 상기 제1 저항(R1) 사이에는 양의 입력 전압(Vin+)을 출력하는 제1 노드(N1)가 정의된다. 상기 제2 저항(R2)과 상기 접지(VSS) 사이에는 음의 입력 전압(Vin-)을 출력하는 제2 노드(N2)가 정의된다. 여기서, 상기 제1 저항(R1)과 상기 제2 저항(R2)은 실질적으로 동일한 저항값을 가지며, 상기 제1 전류원(I1)과 상기 제2 전류원(I2)은 실질적으로 동일한 전류원이다. 상기와 같은 입력 전압 생성부(110)에서는 상기 제1 전류원(I1)는 온도 변화에 의한 상기 제1 저항(R1)의 저항값 변동으로 인해 상기 제1 노드(N1)의 전위가 변동되는 것을 억제한다. 동일한 이유로, 상기 제2 전류원(I2)은 상기 제2 노드(N2)의 전위가 흔들리는 것을 억제한다. 따라서, 공정 변동에 따라 상기 저항들(R1, R2)의 저항값이 바뀌더라도 입력 전압(Vin+, Vin-) 즉 상기 제1 노드(N1)와 상기 제2 노드(N2) 간의 전압 차는 일정하게 유지된다.

상기 전류-전압 변환부(130)는 제3 전류원(I3), 제1 커패시터(C1), 제2 커패 시터(C2) 및 제4 전류원(I4)을 포함한다. 또한, 상기 전류-전압 변환부(130)는 상기 차동 트랜스컨덕터(120)의 제1 출력단(123)과 상기 비교 회로(140)의 두 개의 입력단 중 하나의 입력단을 연결하는 제4 노드(N4)와, 상기 차동 트랜스컨덕터(120)의 제2 출력단(124)과 상기 비교 회로(140)의 두 개의 입력단 중 나머지 하나의 입력단을 연결하는 제5 노드(N5)를 더 포함한다. 상기 전원(VDD)과 상기 제4 노드(N4)는 상기 제3 전류원(I4)에 의해 연결되고, 상기 제4 노드(N4)와 상기 접지(VSS)는 제1 커패시터(C1)에 의해 연결된다. 상기 전원(VDD)과 상기 제5 노드(N5)는 상기 제2 커패시터(C2)에 의해 연결되고, 상기 제5 노드(N5)와 상기 접지(VSS)는 상기 제4 전원(I4)에 의해 연결된다. 여기서, 상기 제3 및 제4 전류원(I3, I4)는 실질적으로 동일한 전류원으로 설계되고, 상기 제1 및 제2 커패시터(C1, C2)는 실질적으로 동일한 캐패시턴스 값을 갖도록 설계된다. 상기 제1 커패시터(C1)에는 양의 출력 전류(Iout+)에 의해 충전되는 제1 충전전압이 충전되고, 상기 제2 커패시터(C2)에는 음의 출력 전류에 의해 충전되는 제2 충전 전압이 충전된다. 상기 제1 충전 전압은 상기 제4 노드(N4)를 통해 상기 비교 회로(140)의 두 개의 입력단 중 하나의 입력단에 제1 출력 전압(Vout1)으로서 인가되고, 상기 제2 충전 전압은 상기 제5 노드(N5)를 통해 상기 비교 회로(140)의 두 개의 입력단 중 나머지 하나의 입력단에 제2 출력 전압(Vout2)으로서 인가된다.

한편, 공정 변동에 의해 트랜스컨덕턴스(gm) 값이 변하는 경우, 상기 제3 및 제4 전류원(I3, I4)의 전류값을 변화시켜 상기 트랜스컨덕턴스(gm) 값을 조절한다. 일례로, 상기 제3 및 제4 전류원(I3, I4)는 퓨징(fusing) 방식에 의해 그 전류값이 변화될수 있다.

상기 비교 회로(140)는 상기 제1 및 제2 출력 전압(Vout1, Vout2) 중 어느 쪽 전압이 더 큰지를 판단하고, 판단 결과에 따라 아날로그 제어전압(Vcon)을 외부 기기(예컨대, 위상 판별기 또는 위상 비교기 등) 및 상기 차동 트랜스컨덕터(120)로 피드백된다. 상기 피드백된 아날로그 제어전압(Vcon)에 의해 상기 차동 트랜스컨덕터(120)의 트랜스컨덕턴스(gm) 값이 조절된다. 또한, 상기 제1 및 제2 출력 전압 간의 차가 상기 차동 트랜스컨덕터(120)를 구성하는 MOS 트랜지스터의 선형 동작 범위 내에 존재하는 지를 판다하고, 판단 결과에 따라서 업 카운트 신호 또는 다운 카운트 신호를 생성한다. 생성된 업 카운트 신호(UPS) 또는 다운 카운트 신호(DWS)는 카운터 회로(150)에 제공된다.

구체적으로, 상기 비교 회로(140)는 제1 내지 제3 비교기(CMP1, CMP2, CPBH)를 포함한다. 상기 제1 비교기(CMP1)의 양의 단자(+)는 상기 제4 노드(N4)를 통해 차동 트랜스컨덕터(120)의 양의 출력 단자(123)와 연결되고, 음의 단자(-)는 상기 제 5노드를 통해 상기 차동 트랜스컨덕터(120)의 음의 출력 단자(123)와 연결된다. 상기 제1 비교기(CMP1)는 상기 제4 노드를 통해 전달되는 제1 출력 전압과 상기 제5 노드를 통해 전달되는 제5 출력 전압을 비교하고, 비교 결과에 근거하여 상기 아날로그 제어전압(Vcon)을 생성한다. 생성된 아날로그 제어전압(Vcon)은 상기 차동 트랜스컨덕터(120)로 피드백된다. 상기 제2 비교기(CMP2)의 양의 단자(+)에는 제1 기준전압(Vref1)이 인가되고, 음의 단자(-)는 상기 제4 노드(N4)와 연결되어 상기 제1 출력 전압(Vout1)을 인가받는다. 상기 제2 비교기(CMP2)는 상기 제1 기준 전압(Vref1)과 상기 제1 출력 전압(Vout1)을 비교하고, 상기 제1 출력 전압(Vout1)이 상기 제1 기준 전압(Vref1) 보다 크면 다운 카운트 신호(DWS)를 생성한다. 상기 제3 비교기(CMP3)는 상기 제2 출력 전압(Vout2)이 상기 제2 기준 전압(Vref1)보다 작으면, 업 카운트 신호(UPS)를 생성한다.

이후, 상기 카운터 회로(150)는 상기 비교 회로(140)로부터 업 카운트 신호(UPS)를 인가받으면, 기준 비트로부터 소정 비트만큼 증가된 n비트의 디지털 제어 신호(DCS)를 생성하고, 상기 비교 회로로부터 다운 카운트 신호(DWS)를 인가받으면, 상기 기준 비트로부터 소정 비트만큼 감소된 n비트의 디지털 제어 신호(DCS)를 생성한다. 일례로, 상기 디지털 제어 신호(DCS)는 4비트의 데이터 비트로 구현될 수 있다.

도 4는 도 3에 도시된 차동 트랜스컨덕터의 내부 구성을 나타내는 회로도이다.

도 4를 참조하면, 상기 차동 트랜스컨덕터(120)는 상기 입력 전압 생성부(110, 도 2를 참조)로부터의 입력 전압(Vin+, Vin-)에 응답하여 상기 입력 전압(Vin+, Vin-)에 비례하거나 반비례하는 출력 전류(Iout+, Iout-)를 생성한다.

구체적으로, 상기 차동 트랜스컨덕터(120)는 트랜스컨덕턴스 구동부(120A), 디제너레이션 튜닝부(120B) 및 공통모드 피드백부(120C)를 포함한다. 상기 트랜스컨덕턴스 구동부(120A)는 제1 NMOS 트랜지스터(MN1)와 제2 NMOS 트랜지스터(MN2)를 포함한다. 상기 제1 NMOS 트랜지스터(MN1)는 입력 전압 생성부(110)로부터 인가되는 양의 입력 전압(Vin+)에 응답하여 음의 출력 전류(Iout-)를 출력한다. 상기 제1 NMOS 트랜지스터(MN2)는 음의 입력 전압(Vin-)에 응답하여 양의 출력 전류(Iout+)를 출력한다. 상기 제1 NMOS 트랜지스터(MN1)의 게이트는 양의 입력 전압(Vin+)을 인가받고, 드레인은 제1 출력 노드(ON1)를 통해 상기 공통모드 피드백부(120C)에 공통으로 연결되고, 소스는 상기 디제너레이션 튜닝부(120B)에 연결된다. 상기 제2 NMOS 트랜지스터(MN2)의 게이트는 음의 입력 전압(Vin-)을 인가받고, 드레인은 제2 출력 노드(ON2)를 통해 상기 공통모드 피드백부(120C)에 공통으로 연결되고, 소스는 상기 디제너레이션 튜닝부(120B)에 연결된다. 상기 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)은 상기 트랜스컨덕턴스 구동부(120A)와 상기 디제너레이션 튜닝부(120B) 사이에 병렬로 연결되고, 상기 입력 전압들(Vin+, Vin-)의 레벨에 비례하거나 반비례하는 레벨의 상기 출력 전류들(Iout-, Iout+)을 상기 출력 노드들(ON1, ON2)을 통해 각각 출력한다. 여기서, 상기 출력 전류들(Iout+, Iout-)의 레벨은 상기 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)의 소스들의 디제너레이션(degenration) 양에 비례하여 변화된다. 상기 디제너레이션 양은 상기 디제너레이션 튜닝부(120B)에 의해 튜닝된다.

상기 디제너레이션 튜닝부(120B)는 상기 비교 회로(140)로부터의 아날로그 제어전압(Vcon)과 상기 카운터 회로(150)로부터의 n비트 디지털 제어 신호(DCS)에 응답하여 상기 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)의 소스들의 디제너레이션 양을 튜닝한다. 상기 디제너레이션 튜닝부(120B)는 제3 NMOS 트랜지스터(MN3), 제1 가변 저항(VR1), 제4 NMOS 트랜지스터(MN4) 및 제2 가변 저항(VR2)을 포함한다.

구체적으로, 상기 제3 NMOS 트랜지스터(MN3)는 상기 카운터 회로(150)로부터 의 n비트 디지털 제어 신호(DCS)에 응답하여 트랜스컨덕터 구동부(120A)에 구비된 제1 NMOS 트랜지스터(MN1)의 소스의 디제너레이션 양을 튜닝한다. 상기 제1 가변 전항(VR1)은 상기 비교 회로(140)로부터의 상기 아날로그 제어전압(Vcon)에 응답하여 상기 제3 NMOS 트랜지스터(MN3)와 함께 상기 제1 NMOS 트랜지스터(MN1)의 소스의 디제너레이션 양을 튜닝한다. 상기 제4 NMOS 트랜지스터(MN4)는 상기 비교 회로(140)로부터의 상기 아날로그 제어전압(Vcon)에 응답하여 상기 제2 NMOS 트랜지스터(MN2)의 소스의 디제너레이션 양을 튜닝한다. 상기 제2 가변 저항(VR2)은 상기 카운터 회로(150)로부터의 상기 디지털 제어 신호(DCS)에 응답하여 상기 제4 NMOS 트랜지스터(MN4)와 함께 상기 제2 NMOS 트랜지스터(MN2)의 소스의 디제너레이션 양을 튜닝한다. 상기 제1 가변 저항(VR1)과 상기 제3 NMOS 트랜지스터(MN3)는 제1 NMOS 트랜지스터(MN1)의 소스와 접지(VSS) 사이에 직렬적으로 연결되고, 상기 제2 가변 저항(VR2)과 상기 N제4 MOS 트랜지스터(MN4)는 상기 제2 NMOS 트랜지스터(MN2)의 소스와 접지(VSS) 사이에 직렬적으로 연결된다. 상기 직렬적으로 연결된 상기 제1 가변 저항(VR1)과 상기 제3 NMOS 트랜지스터(MN3)와, 상기 직렬적으로 연결된 제2 가변 저항(VR2) 및 제4 NMOS 트랜지스터(MN4)는 상기 트랜스컨덕턴스 구동부(120A)과 접지(VSS) 사이에 병렬적으로 연결된다. 상기 제3 NMOS 트랜지스터(MN3)는 상기 아날로그 제어전압(Vcon)을 인가받는 게이트, 제1 가변 저항(VR1)의 일측 단자에 연결된 드레인 및 접지(VSS)에 연결된 소스로 구성된다. 상기 제3 NMOS 트랜지스터(MN3)는 상기 비교 회로(140)로부터의 상기 아날로그 제어전압(Vcon)에 응답하여 제1 NMOS 트랜지스터(MN1)의 소스의 디제너레이션 양을 튜닝 한다. 상기 제1 가변 저항(VR1)은 상기 제3 NMOS 트랜지스터(MN3)의 드레인과 제1 NMOS 트랜지스터(MN1)의 소스 사이에 직렬 연결된다. 상기 제1 가변 저항(VR1)은 카운터 회로(150)로부터의 n비트 디지털 제어 신호(DCS)에 응답하여 제3 NMOS 트랜지스터(MN3)와 함께 제1 NMOS 트랜지스터(MN1)의 소스의 디제너레이션 양을 튜닝한다. 상기 제4 NMOS 트랜지스터(MN4)의 게이트는 상기 아날로그 제어전압(Vcon)를 인가받고, 드레인은 상기 제2 가변 저항(VR2)의 일측 단자에 연결되고, 소스는 접지(VSS)에 연결된다. 상기 제4 NMOS 트랜지스터(MN4)는 상기 비교 회로(140)로부터의 상기 아날로그 제어전압(Vcon)에 응답하여 제2 NMOS 트랜지스터(MN2)의 소스의 디제너레이션 양을 튜닝한다. 상기 제2 가변 저항(VR2)은 상기 제4 NMOS 트랜지스터(MN4)의 드레인과 제2 NMOS 트랜지스터(MN2)의 소스 사이에 직렬적으로 연결된다. 상기 제2 가변 저항(VR2)은 상기 카운터 회로(150)로부터의 상기 디지털 제어 신호(DCS)에 응답하여 상기 제4 NMOS 트랜지스터(MN4)와 함께 상기 제2 NMOS 트랜지스터(MN2)의 소스의 디제너레이션 양을 튜닝한다.

상기 공통모드 피드백부(120C)는 상기 트랜스컨덕턴스 구동부(120A)의 출력단에 나타나는 전위를 센싱하고, 센싱된 전위를 안정화시킨다. 상기 공통모드 피드백부(120C)는 제1 내지 제5 PMOS 트랜지스터들(MP1 내지 MP5)과, 제5 내지 제10 NMOS 트랜지스터들(MN5 내지 MN10) 그리고, 제3 및 제4 가변 저항들(VR3, VR4)을 포함한다. 상기 공통모드 피드백부(120C)는 트랜스컨덕턴스 구동부(120BA)의 출력단에 걸리는 전압을 센싱하여 안정화시킨다.

구체적으로, 상기 제9 NMOS 트랜지스터(MN9)는 상기 비교 회로(140)로부터의 아날로그 제어전압(Vcon)에 응답하여 상기 제5 및 제7 NMOS 트랜지스터들(MN5, MN7)의 소스들의 디제너레이션 양을 각각 튜닝한다.

상기 제3 가변 저항(VR3)은 상기 카운터 회로(150)로부터의 상기 디지털 제어 신호(DCS)에 응답하여 상기 제9 NMOS 트랜지스터(MN9)와 함께 상기 제5 및 제7 NMOS 트랜지스터들(MN5, MN7)의 소스들의 디제너레이션 양을 각각 튜닝한다.

상기 제10 NMOS 트랜지스터(MN10)는 상기 비교 회로(140)로부터의 상기 아날로그 제어전압(Vcon)에 응답하여 제6 및 제8 NMOS 트랜지스터들(MN6, MN8)의 소스들의 디제너레이션 양을 각각 튜닝한다.

상기 가변 저항(VR4)은 상기 카운터 회로(150)로부터의 상기 디지털 제어 신호(DCS)에 응답하여 제10 NMOS 트랜지스터(MN10)와 함께 제6 및 제8 NMOS 트랜지스터들(MN6, MN8)의 소스들의 디제너레이션 양을 각각 튜닝한다.

이와 같이 상기 차동 트랜스컨덕터(120)는 제1 NMOS 트랜지스터(MN1), 제2 NMOS 트랜지스터(MN2) 및 제5 내지 제8 NMOS 트랜지스터들(MN5, MN6, MN7, MN8)의 디제너레이션 양을 아날로그 제어전압(Vcon)과 디지털 제어 신호(DCS)를 이용하여 조절한다. 따라서, 출력 전류 레벨과 입력 전압 레벨의 비례 관계를 선형적으로 유지시킨다.

지금까지 살펴본 바와 같이, 공정 변동 또는 외부 환경 변화에 자동으로 필터의 컷-오프(cut-off) 특성을 조절하는 필터 튜닝 회로가 설명되었다.

본 발명의 필터 튜닝 회로는 본 발명에서 제시하는 차동 트랜스컨덕터가 구비된다. 또한, 본 발명의 필터 튜닝 회로는 안정적이고, 정밀한 필터의 튜닝을 위 하여 상기 차동 트랜스컨덕터(120)의 트랜스컨덕턴스 값을 조절하는 비교기 및 카운터를 구비한다.

이와 같은 본 발명의 필터 튜닝 회로는 외부에서 제공하는 별도의 클록이 불필요하며, 소비전력을 감소시키고, 설계 면적을 효율적으로 줄일 수 있다.

더 나아가, 본 발명의 필터 튜닝 회로가 트랜스컨덕터가 구비된 필터를 튜닝하는 경우, 본 발명의 필터 튜닝 회로는 상기 필터(200)와 연계한 혼합 설계(Mixed design)가 가능하다. 이로 인해, 연속적인 트랜스컨덕터의 배치 설계를 통해 전체 시스템의 설계 면적을 효율적으로 줄일 수 있다.

Claims

차동 입력 전압에 비례하는 차동 출력 전류를 출력하는 차동 트랜스컨덕터;

커패시터를 구비하고, 상기 차동 출력 전류에 의해 상기 커패시터에 충전된 충전 전압을 차동 출력 전압으로서 생성하는 전류-전압 변환부;

상기 차동 출력 전압에 응답하여 아날로그 제어전압을 생성하고, 미리 설정된 기준 전압과 상기 차동 출력 전압을 비교하여 카운트 구동 신호를 생성하는 비교 회로; 및

상기 카운트 구동 신호에 근거하여 기준 비트의 비트 수로부터 소정의 비트 수만큼 증가되거나 감소된 비트 수를 갖는 디지털 제어 신호를 생성하는 카운터 회로를 포함하고,

상기 차동 트랜스컨덕터는 상기 비교 회로로부터의 상기 아날로그 제어전압과 상기 카운터 회로로부터의 상기 디지털 제어 신호를 피드백 받는 것인 무선통신 시스템용 필터 튜닝 회로.
제 1 항에 있어서, 상기 차동 트랜스컨덕터는 상기 피드백된 상기 아날로그 제어전압과 상기 디지털 제어 신호에 근거하여 상기 차동 입력 전압에 선형적으로 비례하는 상기 차동 출력 전류를 출력하는 것인 무선통신 시스템용 필터 튜닝 회로.
제 1 항에 있어서, 미리 설정된 공통 전압을 인가받고, 상기 공통 전압을 기준으로 대칭되는 양의 입력 전압과 음의 입력 전압으로 이루어진 상기 차동 입력 전압을 생성하는 입력 전압 생성부를 더 포함하는 무선통신 시스템용 필터 튜닝 회로.
제 3 항에 있어서, 상기 입력 전압 생성부는 전원과 접지 사이에 직렬로 연결된 제1 전류원, 제1 저항, 제2 저항 및 제2 전류원을 포함하고,

상기 양의 입력 전압은 상기 제1 전류원과 상기 제1 저항을 전기적으로 연결하는 제1 노드를 통해 출력하고,

상기 음의 입력 전압은 상기 제2 저항과 상기 제2 전류원을 전기적으로 연결하는 제2 노드를 통해 출력하는 것인 무선통신 시스템용 필터 튜닝 회로.
제 1 항에 있어서, 상기 차동 트랜스컨덕터는,

상기 차동 입력 전압에 비례하는 차동 출력 전류를 출력하는 트랜스컨덕턴스 구동부;

상기 비교 회로로부터의 아날로그 제어전압과 상기 카운터 회로로부터의 디지털 제어 신호에 응답하여 상기 트랜스컨덕턴스 구동부의 소스의 디제너레이션 양을 튜닝하는 디제너레이션 튜닝부; 및

상기 트랜스컨덕턴스 구동부의 출력단에 걸리는 전압을 센싱하여 안정화시키기는 공통모드 피드백부를 포함하는 무선통신 시스템용 필터 튜닝 회로.
제 5 항에 있어서, 상기 트랜스컨덕턴스 구동부는,

상기 차동 입력 전압의 양의 전압에 응답하여 상기 차동 출력 전류의 음의 전류를 출력하는 제1 NMOS 트랜지스터; 및

상기 차동 입력 전압의 음의 전압에 응답하여 상기 차동 출력 전류의 양의 전류를 출력하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 무선통신 시스템용 필터 튜닝 회로.
제 6 항에 있어서, 상기 디제너레이션 튜닝부는,

상기 아날로그 제어전압에 의해 제어되어 상기 제 1 NMOS 트랜지스터의 소스의 디제너레이션 양을 튜닝시키는 디제너레이션 저항용 제1 NMOS 트랜지스터;

상기 디지털 제어 신호에 의해 제어되어 상기 디제너레이션 저항용 제1 NMOS 트랜지스터와 함께 상기 제1 NMOS 트랜지스터의 소스의 디제너레이션 양을 튜닝시키는 제1 가변 저항;

상기 아날로그 제어전압에 의해 제어되어 상기 제2 NMOS 트랜지스터의 소스의 디제너레이션 양을 튜닝시키는 디제너레이션 저항용 제2 NMOS 트랜지스터; 및

상기 디지털 제어 신호에 의해 제어되어 상기 디제너레이션 저항용 제2 NMOS 트랜지스터와 함께 상기 제2 NMOS 트랜지스터의 소스의 디제너레이션 양을 튜닝시키는 제2 가변 저항을 포함하는 것을 특징으로 하는 무선통신 시스템용 필터 튜닝 회로.
제 1 항에 있어서, 상기 차동 트랜스컨덕터는 상기 차동 출력 전류의 양의 전류를 출력하는 제1 출력단과, 상기 차동 출력 전류의 음의 전류를 출력하는 제2 출력단을 포함하고,

상기 전류-전압 변환부는,

상기 제1 출력단과 전기적으로 연결되는 제4 노드;

전원과 접지 사이에서 상기 제4 노드를 통해 직렬로 연결되는 제3 전류원과 제1 커패시터;

상기 제2 출력단과 전기적으로 연결되는 제5 노드; 및

상기 전원과 상기 접지 사이에서 상기 제5 노드를 통해 직렬로 연결되는 제2 커패시터와 제4 전류원을 포함하는 무선통신 시스템용 필터 튜닝 회로.
제 1 항에 있어서, 상기 차동 출력 전압은 상기 차동 출력 전류의 양의 전류에 대응하는 제1 출력 전압 및 상기 차동 출력 전류의 음의 전류에 대응하는 제2 출력 전압으로 이루어지고,

상기 비교 회로는 상기 제1 출력 전압과 상기 제2 출력 전압 간의 전압 차에 대응하는 상기 아날로그 제어전압을 생성하는 제1 비교기를 포함하는 것인 무선통신 시스템용 필터 튜닝 회로.
제 9 항에 있어서, 상기 비교 회로는 상기 디지털 제어 신호의 비트 수를 증 가시키도록 상기 카운터 회로를 구동시키는 업 카운트 신호와 상기 디지털 제어 신호의 비트 수를 감소시키도록 상기 카운터 회로를 구동시키는 다운 카운트 신호를 출력하는 것인 무선통신 시스템용 필터 튜닝 회로.
제 10 항에 있어서, 상기 비교 회로로부터 출력되는 상기 카운트 구동신호는 상기 디지털 제어 신호의 비트수를 증가시키도록 상기 카운터 회로를 구동시키는 업 카운트 신호와 상기 디지털 제어 신호의 비트 수를 감소시키도록 상기 카운터 회로를 구동시키는 다운 카운트 신호를 포함하는 것인 무선통신 시스템용 필터 튜닝 회로.
제 10 항에 있어서, 상기 비교 회로에 인가되는 상기 기준 전압은 제1 기준 전압과 상기 제1 기준 전압보다 낮은 제2 기준 전압 사이의 전압 레벨이고,

상기 차동 트랜스컨덕터의 내부에 설계되는 MOS 트랜지스터들은 상기 기준 전압에 의해 선형 영역에서 구동되는 것인 무선통신 시스템용 필터 튜닝 회로.
제 11 항에 있어서, 상기 비교 회로는,

상기 제1 출력 전압과 상기 제2 출력 전압을 비교하고, 상기 제1 출력 전압과 상기 제2 출력 전압 간의 전압 차에 대응하는 상기 아날로그 제어전압을 생성하는 제1 비교기;

상기 제1 기준 전압(Vref1)과 상기 제1 출력 전압을 비교하고, 상기 제1 출 력 전압(Vout1)이 상기 제1 기준 전압(Vref1) 보다 크면 상기 다운 카운트 신호를 생성하는 제2 비교기; 및

상기 제2 기준 전압과 상기 제2 출력 전압을 비교하고, 상기 제2 출력 전압이 상기 제2 기준 전압보다 작으면, 상기 업 카운트 신호를 생성하는 제3 비교기를 포함하는 무선통신 시스템용 필터 튜닝 회로.
공통 전압을 기준으로 대칭되는 양의 입력 전압과 음의 입력 전압으로 이루어진 차동 입력 전압을 생성하는 입력 전압 생성부;

아날로그 제어전압과 디지털 제어 신호에 근거하여 상기 차동 입력 전압에 선형적으로 비례하는 차동 출력 전류를 출력하는 차동 트랜스컨덕터;

커패시터를 구비하고, 상기 차동 출력 전류에 의해 상기 커패시터에 충전된 충전 전압을 차동 출력 전압으로서 생성하는 전류-전압 변환부;

상기 차동 출력 전압에 응답하여 상기 아날로그 제어전압을 생성하고, 미리 설정된 기준전압과 상기 차동 출력 전압을 비교하여 카운트 구동 신호를 생성하는 비교 회로; 및

상기 카운트 구동 신호에 근거하여 기준 비트의 비트 수로부터 소정의 비트 수만큼 증가되거나 감소된 비트 수를 갖는 상기 디지털 제어 신호를 생성하는 카운터 회로를 포함하는 무선통신 시스템용 필터 튜닝 회로.
제 14 항에 있어서, 상기 차동 트랜스컨덕터는,

상기 차동 입력 전압에 비례하는 차동 출력 전류를 출력하는 트랜스컨덕턴스 구동부;

상기 비교 회로로부터의 아날로그 제어전압과 상기 카운터 회로로부터의 디지털 제어 신호에 응답하여 상기 트랜스컨덕턴스 구동부의 소스의 디제너레이션 양을 튜닝하는 디제너레이션 튜닝부; 및

상기 트랜스컨덕턴스 구동부의 출력단에 걸리는 전압을 센싱하여 안정화시키기는 공통모드 피드백부를 포함하는 무선통신 시스템용 필터 튜닝 회로.
제 14 항에 있어서, 상기 차동 트랜스컨덕터는 상기 차동 출력 전류의 양의 전류를 출력하는 제1 출력단과, 상기 차동 출력 전류의 음의 전류를 출력하는 제2 출력단을 포함하고,

상기 전류-전압 변환부는,

상기 제1 출력단과 전기적으로 연결되는 제4 노드;

전원과 접지 사이에서 상기 제4 노드를 통해 직렬로 연결되는 제3 전류원과 제1 커패시터;

상기 제2 출력단과 전기적으로 연결되는 제5 노드; 및

상기 전원과 상기 접지 사이에서 상기 제5 노드를 통해 직렬로 연결되는 제2 커패시터와 제4 전류원을 포함하는 무선통신 시스템용 필터 튜닝 회로.
제 14 항에 있어서, 상기 비교 회로는 상기 디지털 제어 신호의 비트 수를 증가시키도록 상기 카운터 회로를 구동시키는 업 카운트 신호와 상기 디지털 제어 신호의 비트 수를 감소시키도록 상기 카운터 회로를 구동시키는 다운 카운트 신호를 출력하는 것인 무선통신 시스템용 필터 튜닝 회로.