KR100476559B1 - 온도 보상 수정 발진기의 사인 버퍼 회로 - Google Patents

온도 보상 수정 발진기의 사인 버퍼 회로 Download PDF

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Abstract

본 발명은 전원전압의 변동에 관계없이 일정한 출력 레벨과 소비전류를 제공하는 온도 보상 수정 발진기의 사인 버퍼 회로에 관한 것으로서, 바이어스전압을 발생시키는 바이어스회로와, 바이어스전압에서 교류성분을 제거하는 로우패스필터와, 상기 바이어스전압에 의해 활성화되어 소정 주파수의 입력전압을 소정 레벨로 출력하는 버퍼회로로 이루어지는 사인 버퍼 회로에 있어서, 상기 바이어스회로를 전류미러 및 MOS 소자로 구성함으로서, 전원전압의 변동에 관계없이 바이어스전압을 일정하게 하여, 출력레벨 및 소비전류의 변동폭을 감소시킬 수 있는 것이다.

Description

온도 보상 수정 발진기의 사인 버퍼 회로{SINE BUFFER CIRCUIT OF TEMPERATURE COMPENSATED CRYSTAL OSCILLATOR}
본 발명은 수정 진동자의 온도에 대한 변화를 최소화하여 발진주파수를 안정시킨 온도 보상 수정 발진기에 관한 것으로서, 보다 상세하게는 전원전압의 변동에 대한 출력레벨 및 소비전류의 변동률을 감소시켜 발진주파수를 일정한 출력전압으로 출력시키는 온도 보상 수정 발진기의 사인 버퍼 회로에 관한 것이다.
일반적으로, 온도 보상 수정 발진기(TCXO : Temperature Compensated Crystal Oscillator)는 주변 온도 변화에 관계 없이 일정한 기준 주파수를 발생시킬 수 있는 부품으로서, 무선 통신 기기에서 송수신 채널을 동조시키기 위해 주로 사용된다.
이러한 온도 보상 수정 발진기는, 도 1에 도시된 바와 같이, 기본적으로, 온도에 따라 변동되는 커패시턴스를 보상하는 온도보상회로부(1)와, 상기 온도보상회로부(1)에 의해 커패시턴스와 자체의 전압제어값에 의해 결정된 커패시턴스 및 인덕턴스에 의한 소정의 공진주파수를 발진출력하는 전압제어발진회로부(VCO ; Voltage Controlled Oscillator)(2)와, 상기 전압제어발진회로부(2)로부터 출력된 소정 주파수의 전압신호를 소정 레벨로 출력시키는 버퍼회로부(3)로 이루어진다.
이때, 상기 버퍼회로부(3)는 사인 버퍼(sine buffer)로서, 온도 보상 수정 발진기에서 최종 주파수 신호를 출력하기 위한 회로이다. 보통, 온도 보상 수정 발진기는 10~20MHz 사이의 주파수를 1Vpp이상의 레벨로 출력해야 한다.
상기 버퍼회로부(3)를 연산증폭기(OP-AMP)로 구현하는 경우, 상술한 출력조건 (주파수 : 10~20MHz, 출력레벨 : 1Vpp이상)을 만족시키기 위해서는 적어도 20MHz 이상으로 동작하는 연산증폭기를 설계해야 한다. 그러나, CMOS 공정에서 일반적으로 사용되는 2-스테이지 연산증폭기는 이러한 동작속도를 따라 갈 수 없기 때문에, 20MHz 이상의 주파수에서도 동작이 가능하도록 버퍼회로부(3)는 도 2의 회로도와 같이 구성된다.
도 2에서, 상기 버퍼회로부(3)는 저항(R3)을 통해 전원단(VDD)에 드레인단이 연결되고 드레인단과 게이트단이 연결된 NMOS트랜지스터(M3)와 상기 NMOS트랜지스터(M3)의 소스단과 그 드레인단이 연결되고 그 소스단과 게이트단이 연결된 PMOS트랜지스터(M4)로 이루어진 바이어스회로(21)와, 상기 바이어스회로(21)의 NMOS트랜지스터(M3)의 게이트단에 연결된 저항(R1)과 상기 저항(R1)과 전원단사이를 연결하는 캐패시터(C3)로 이루어지는 제1로우패스필터(22)와, 상기 바이어스회로(21)의 PMOS트랜지스터(M4)의 게이트단에 연결된 저항(R2)과 상기 저항(R2)과 접지사이에 구비된 캐패시터(C4)로 이루어진 제2로우패스필터(23)와, 상기 저항(R1,R2)에 각각의 게이트단이 연결되고 전원단(VDD)과 접지사이에 직렬로 연결된 NMOS트랜지스터(M1) 및 PMOS트랜지스터(M2)와 각각 상기 NMOS트랜지스터(M1) 및 PMOS트랜지스터(M2)의 게이트와 입력단(Vin)사이에 구비되는 캐패시터(C1,C2)로 이루어지는 버퍼회로(24)로 구성된다.
상기 바이어스회로(21)는 버퍼회로(24)의 NMOS트랜지스터(M1)와 PMOS트랜지스터(M2)의 동작을 위한 바이어스 전압(BS1, BS2)을 인가한다. 그리고, 전압제어발진회로부(2)로부터 발생된 소정 주파수의 전압신호는 입력단(Vin)으로 인가되어, 캐패시터(C1,C2) 각각을 통해서 NMOS트랜지스터(M1)와 PMOS트랜지스터(M2)를 거쳐 출력단(Vout)으로 출력된다.
이때, 상기 캐패시터(C1,C2)는 입력단(Vin)으로 입력된 전압신호에서 DC성분을 제거하고 AC성분만을 통과시킨다.
도 3은 버퍼회로의 AC해석도이고, 도 4는 상기 도 3에 보인 버퍼회로의 AC 등가회로도로서, 이로부터 버퍼회로의 동작특성을 살펴본다.
도 3에 도시된 바와 같이, NMOS트랜지스터(M1)와 PMOS트랜지스터(M2)의 게이트단에 기생캐패시턴스(parasitic capacitance)(Cp1, Cp2)가 생성되고, 출력단(Vout)에는 부하에 의해 결정되는 부하캐패시턴스(load capacitance)(CL)가 생성된다.
따라서, 상기 버퍼회로부의 등가회로는 도 4에 도시한 바와 같이 나타낼 수 있게 된다. 도 4의 등가회로로부터 볼 때, 버퍼회로의 출력전압(Vout)은 다음의 수학식 1과 같이 나타난다.
그리고, 상기 V1과 V2는 이며, 이다.
따라서, 상기 수학식 1의 출력전압 Vout은 다음의 수학식 2와 같이 정리될 수 있다.
그리고, 입력전압 Vin이 다음의 수학식 3과 같다고 가정한다.
더하여, C1=C2, Cp1=Cp2, gm1=gm2=gm 이라고 가정할 경우, 상기 버퍼회로(24)의 출력전압 Vout은 다음의 수학식 4와 같이 나타내어진다.
이때, 소비전류 Iout 은 다음의 수학식 5와 같다.
상기 수학식들에서, IDC는 NMOS트랜지스터(M1)와 PMOS트랜지스터(M2)를 흐르는 DC 전류로 다음의 수학식 6과 같이 정의된다.
이상의 결과로부터, 버퍼회로의 출력전압 Vout과 소비전류 IDC는 바이어스전압 (VBS1, VBS2)의 영향을 받는다는 것을 알 수 있다.
그런데, 도 2에 도시한 기존의 버퍼회로부는 노드 BS1, BS2에 걸리는 바이어스전압이 저항(R3, R4)과, NMOS트랜지스터(M3) 및 PMOS트랜지스터(M4)에 의해서 결정된다. 즉, 전원전압(VDD)에서 그라운드(ground)까지의 전압이 저항(R3, R4)과, NMOS트랜지스터(M3) 및 PMOS트랜지스터(M4)에 의해서 분배되어, 바이어스 전압(VBS1, VBS2)이 결정되게 되어 있다.
그렇기 때문에, 종래의 버퍼는 전원전압이 변동되는 경우 바이어스전압(VBS1, VBS2)도 함께 변하게 되고, 이러한 바이어스전압(VBS1, VBS2)의 변화되면, 수학식 4와 같이 결정되는 출력전압(Vout)의 출력레벨이 흔들리며, 또한 수학식 6과 같이 나타나는 소비전류(IDC)도 변화하게 된다.
특히, 출력전압(Vout) 및 소비전류(IDC)는 전원전압에 직접적인 영향을 받기 때문에, 이러한 전원전압변화에 따른 소비전류와 출력레벨의 변화는 온도보상발진기의 성능을 저하시키며, 심각한 문제를 초래할 수 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 전원전압이 변하더라도 일정한 레벨의 출력신호를 출력하고 소비전류가 일정한 온도 보상 수정 발진기의 사인 버퍼 회로를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 구성수단으로서, 본 발명에 의한 온도 보상 수정 발진기의 사인 버퍼 회로는
온도 보상 수정 발진기의 사인 버퍼 회로에 있어서,
전류미러를 통해 바이어스회로의 기준전류를 일정하게 하면서 전원전압을 소정 비로 전압분배하여 바이어스전압을 제공하는 바이어스회로;
상기 바이어스회로로부터 인가된 바이어스전압에 의해 동작하여 입력된 발진주파수신호를 소정 전압레벨로 출력하는 버퍼회로; 및,
상기 바이어스회로로부터 버퍼회로로 인가되는 바이어스전압에서 교류성분을 제거하고 직류성분만을 인가시키는 로우패스필터;
로 구성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 의한 온도 보상 수정 발진기의 사인 버퍼 회로의 구성 및 작용에 대하여 설명한다.
도 5는 본 발명에 의한 온도 보상 수정 발진기의 사인 버퍼 회로를 도시한 것이다.
상기 도면에 의하면 사인버퍼회로는 전원단(VDD) 및 접지단에 각각 연결되는 제1,2전류미러회로(51,52)와, 상기 제1,2전류미러회로(51,52) 각각의 출력전류가 인가되고 서로 직렬로 연결된 NMOS트랜지스터(M3) 및 PMOS트랜지스터(M4)로 이루어져 바이어스전압을 출력하는 바이어스회로(50)와, 상기 바이어스회로부(50)의 NMOS트랜지스터(M3)의 게이트단에 연결된 저항(R1)과 상기 저항(R1)과 전원단사이를 연결하는 캐패시터(C3)로 이루어지는 제1로우패스필터(22)와, 상기 바이어스회로(21)의 PMOS트랜지스터(M4)의 게이트단에 연결된 저항(R2)과 상기 저항(R2)과 접지사이에 구비된 캐패시터(C4)로 이루어진 제2로우패스필터(23)와, 상기 저항(R1, R2)에 각각의 게이트단이 연결되고 전원단(VDD)과 접지사이에 직렬로 연결된 NMOS트랜지스터(M1) 및 PMOS트랜지스터(M2)와 각각 상기 NMOS트랜지스터(M1) 및 PMOS트랜지스터(M2)의 게이트와 입력단(Vin)사이에 구비되는 캐패시터(C1,C2)로 이루어지는 버퍼회로(24)로 구성된다.
상기 설명한 바와 같이, 본 발명에 의한 온도 보상 수정 발진기의 사인 버퍼는 버퍼회로(24)를 구동시키기 위한 바이어스회로(51)가 두개의 MOS소자를 전류미러로 결선하여 각각 버퍼회로(24)의 NMOS트랜지스터(M1) 및 PMOS트랜지스터(M2)로 바이어스전압을 인가하는 MOS소자(M3,M4)에 인가되는 전류가 일정하게 유지되도록 구성된 것이다.
그리고, 상기에서, 전류원(Iss)은 예를 들어, 온도변화에 대해 일정한 레퍼런스 전압을 발생시키는 밴드갭 리퍼런스(bandgap reference)회로를 통하여 공급될 수 있다. 상기 밴드갭 리퍼런스회로에서 출력되는 전류는 온도나 전원전압등에 영향을 받지 않으며 항상 일정한 값이다.
또한, 상기 바이어스회로(50)의 NMOS트랜지스터(M3)와 버퍼회로(24)의 NMOS트랜지스터(M1), 그리고, 바이어스회로(50)의 PMOS트랜지스터(M4)와 버퍼회로(24)의 PMOS트랜지스터(M2)는 서로 쌍을 이루도록하여, 공정이 변화하더라도 항상 일정한 이득을 얻을 수 있도록 구성한다.
특히, M1 : M3 = M2 : M4 = 1 : m 이 되도록 회로를 구현하면, 상기 MOS소자(M1,M2)의 DC 전류는 IDC = m×Iss 로 되며, 이때, IDC는 항상 일정한 전류값으로 고정된다. 그 결과, 버퍼회로(24)의 MOS소자(M1, M2)의 이득 gm1, gm2가 항상 일정한 값을 유지하여, 온도 보상 수정 발진기의 출력전압과 소비전류를 일정하게 유지시킬 수 있게 된다.
다음으로, 상기와 같이 구성된 온도 보상 수정 발진기의 사인 버퍼 회로의 동작에 대하여 설명한다.
도 5에서, 전류미터를 구성하는 MOS소자중 PMOS트랜지스터(M5)와, NMOS트랜지스터(M7)가 다이오드동작을 하며, 미러효과에 의하여 전류원(Iss)과 동일한 전류가 PMOS트랜지스터(M6) 및 NMOS트랜지스터(M3)와, PMOS트랜지스터(M4) 및 NMOS트랜지스터(M8)로 흐르게 된다.
따라서, 상기 일정한 전류값(Iss)과 PMOS트랜지스터(M6) 및 NMOS트랜지스터(M3)와, PMOS트랜지스터(M3) 및 NMOS트랜지스터(M8) 각각의 임피던스값에 의해 결정되는 바이어스전압이 버퍼회로(24)의 NMOS트랜지스터(M1) 및 PMOS트랜지스터(M2)로 인가된다.
이때, 상기 버퍼회로(24)로 인가되는 바이어스전압은 일정한 전류값과 상기 MOS소자들(M3,M4,M6,M8)의 저항비에 의해 결정됨으로서, 전원전압의 변동에 큰 영향을 받지 않게 된다.
그리고, 상기와 같이 인가되는 바이어스전압에 의해 버퍼회로(24)의 MOS소자(M1,M2)의 게이트단으로 소정의 게이트전압이 가해지고, 그 결과, 상기 MOS소자(M1, M2)가 활성화되어, 캐패시터(C1, C2)를 통해 입력된 발진주파수의 입력전압(Vin)을 출력시킨다.
상기 캐패시터(C1, C2)는 입력전압에서 DC성분을 제거하고 발진주파수신호만을 통과시키는 작용을 하며, 상기 저항(R1, R2) 및 캐패시터(C3, C4)로 이루어진 로우패스필터는 바이어스전압에서 상기 발진주파수에 영향을 미칠 수 있는 교류성분을 제거하는 작용을 한다.
따라서, 상기 전류미러(51, 52)에 의해, 바이어스회로(50)로부터 발생된 바이어스전압이 전원전압의 변동에 큰 영향을 받지 않게 되고, 이는 버퍼회로(M1, M2)의 게이트전압을 일정하게 함으로써, 출력레벨 및 소비전류가 일정해진다.
아래의 표 1은 도 2와 같이 구성되는 종래의 사인 버퍼 회로와, 도 5에 도시한 바와 같이 구성되는 본 발명에 의한 사인 버퍼 회로를 구성하고, 각각의 회로에서 전원전압을 2.6V ~ 3.4V 까지 변화시키면서 나타나는 출력레벨과 소비전류를 측정한 결과를 보인 것이다.
종래 본 발명
VDD 소비전류 출력레벨 소비전류 출력레벨
2.6 1.467 1 1.509 1.094
2.7 1.485 1.019 1.524 1.078
2.8 1.504 1.037 1.539 1.078
2.9 1.524 1.05 1.554 1.078
3 1.544 1.069 1.568 1.094
3.1 1.565 1.075 1.582 1.109
3.2 1.586 1.081 1.597 1.078
3.3 1.608 1.1 1.611 1.094
3.4 1.631 1.112 1.626 1.109
평균 1.546 1.6 1.568 1.09
변화율 10.636 10.563 7.448 1.376
상기 표 1의 나타낸 종래 회로와, 본 발명에 의한 회로의 특성을 비교해 보면, 종래의 사인 버퍼 회로는 전원 전압이 2.6 ~ 3.4 V로 변화할 때, 소비전류 뿐만아니라 출력레벨이 평균값을 기준으로 약 10% 의 변동이 있었다.
이에 반하여, 본 발명에 의한 사인 버퍼 회로는 전원 전압이 2.6 ~ 3.4 V로 변화할 때, 전체 출력 대비 출력레벨이 변동은 약 1.4%로 나타났으며, 소비전류는 평균값을 기준으로 약 7.4%의 변화율을 나타내었다.
상기로부터, 본 발명에 의한 사인 버퍼 회로는 종래의 사인 버퍼 회로에 비하여, 전원전압 변동에 따른 출력레벨 및 소비전류의 변동폭이 감소되고 그 결과 더 안정된 동작특성을 나타낸다는 것을 알 수 있다.
상술한 바와 같이, 본 발명은 버퍼회로의 MOS 소자의 바이어스전압을 전류미러회로를 통해 제공함으로서, 시킬 수 있으며, 그 결과 온도 보상 수정 발진기의 동작특성을 더 안정화시킬 수 있는 우수한 효과가 있는 것이다.
도 1은 온도 보상 수정 발진기의 전체 구성을 보인 블럭도이다.
도 2는 온도 보상 수정 발진기에 구비된 종래의 사인 버퍼 구조를 보인 회로도이다.
도 3은 온보 보상 수정 발진기의 사인 버퍼에 대한 AC 해석을 하기 위한 회로도이다.
도 4는 사인버퍼의 등가회로도이다.
도 5는 본 발명에 의한 사인 버퍼 회로를 도시한 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
22, 23 : 제1,2로우패스필터
24 : 버퍼회로
50 : 바이어스회로
51 : 전류미러

Claims (4)

  1. 온도 보상 수정 발진기의 사인 버퍼 회로에 있어서,
    전원단과 접지사이에 직렬로 연결되어 전원전압을 전압 분배하여 바이어스 전압을 제공하는 NMOS트랜지스터(M3) 및 PMOS트랜지스터(M4), 상호 대칭으로 구현되며 각각 상기 트랜지스터(M3,M4)의 전류를 일정하게 제어하는 제1,2전류미러(51,52), 상기 제1,2전류미러(51,52)에 각각 기준전류를 제공하는 전류원(Iss)로 이루어져 바이어스 전압을 제공하는 바이어스회로(50);
    상기 바이어스회로(50)로부터 인가되는 바이어스전압에서 교류성분을 제거하고 직류성분만을 통과시키는 로우패스필터(22,23); 및
    상기 로우패스필터(22,23)를 통해 인가된 바이어스전압에 의해 동작하여 입력된 발진주파수신호를 일정한 전압레벨로 출력하는 버퍼회로(24)
    로 구성되는 것을 특징으로 하는 온도 보상 수정 발진기의 사인 버퍼 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 로우패스필터(22,23)는
    상기 바이어스회로부(50)의 NMOS트랜지스터(M3)의 게이트단에 연결된 저항(R1)과 상기 저항(R1)과 전원단사이를 연결하는 캐패시터(C3)로 이루어지는 제1로우패스필터(22)와,
    상기 바이어스회로(50)의 PMOS트랜지스터(M4)의 게이트단에 연결된 저항(R2)와 상기 저항(R2)와 접지사이에 구비된 캐패시터(C4)로 이루어진 제2로우패스필터(23)로 이루어지는 것을 특징으로 하는 온도 보상 수정 발진기의 사인 버퍼 회로.
  4. 제 1 항에 있어서, 상기 버퍼회로(24)는
    상기 바이어스전압이 각각의 게이트단으로 인가되며 전원단과 접지사이에 직렬로 연결된 NMOS트랜지스터(M1) 및 PMOS트랜지스터(M2)와,
    각각 상기 NMOS트랜지스터(M1) 및 PMOS트랜지스터(M2)의 게이트와 입력단(Vin)사이에 구비되는 캐패시터(C1,C2)로 이루어지는 것을 특징으로 하는 온도 보상 수정 발진기의 사인 버퍼 회로.
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