JP3824912B2 - デルタシグマ型adコンバータ - Google Patents

デルタシグマ型adコンバータ Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、デルタシグマ変調型のADコンバータに関する。
【0002】
【従来の技術】
図9は、典型的な従来技術のデルタシグマ変調型のADコンバータ1の電気的構成を示すブロック図である。このADコンバータ1は、大略的に、電流−電圧変換等、前段のアナログ回路とのマッチングを図るための前段アンプ2と、前記前段アンプ2からの入力アナログ信号を所望とするデジタル出力の周波数よりも高い周波数でオーバーサンプリングして量子化データに変換するデルタシグマ変調部3と、前記デルタシグマ変調部3からの量子化データの周波数帯域を制限して出力することで、量子化ノイズを前記デジタル出力の周波数から除去するデジタルフィルタ部4と、参照電圧発生回路5とを備えて構成されている。
【0003】
前記前段アンプ2からデルタシグマ変調部3に入力されたアナログ信号は、入力抵抗r1を介して加算器11の反転入力端に与えられる。この加算器11の非反転入力端には、参照電圧発生回路5から、1ビットの出力デジタル信号(PDM信号)における「H」と「L」との密度を等しくするレベルである参照電圧vref1が入力されている。前記参照電圧発生回路5は、電源電圧VCCを分圧する抵抗r11,r12およびその分圧された電圧のボルテージホロア回路12とを備えて構成されており、前記参照電圧vref1は前記前段アンプ2にも与えられる。
【0004】
前記加算器11の反転入力端にはまた、後述する帰還回路(1bitDA変換部)13から、量子化結果のフィードバック値が入力される。したがって、加算器11は、前記入力アナログ信号と前記フィードバック値との加算値と、前記参照電圧vref1との差分に対応した出力を導出する。前記出力は、積分器14において積分された後、1ビット量子化器15において、基準電圧源16からの量子化の基準電圧vref2とレベル弁別されることで量子化される。
【0005】
前記1ビット量子化器15での量子化結果であるPDM信号は、遅延器17に入力され、図示しないクロック信号源からのサンプリングクロックに応答して、前記デジタルフィルタ部4および帰還回路13へ出力される。この遅延器17での遅延時間の最大値は、たとえばサンプリング周波数を5.3MHzとすると、その1サンプリング周期である189nsecである。前記デジタルフィルタ部4にも同様に前記サンプリングクロックが入力されており、したがって前記1ビット量子化器15からのPDM信号は、遅延器17において、該デジタルフィルタ部4の取込みタイミングに合わせて出力される。
【0006】
前記帰還回路13は帰還抵抗r2などから成り、該帰還回路13、前記加算器11および1ビット量子化器15などによって、前記遅延器17からのPDM信号は平均化されて負帰還される。こうして、遅延器17から出力されるPDM信号の平均値電圧が常に入力アナログ信号に追従するようなフィードバック回路が形成されている。
【0007】
【発明が解決しようとする課題】
上述のように構成されるADコンバータ1において、一般に、単一電源の場合には電源電圧の1/2(=VCC/2)、±電源系は0V(=GND)が、該ADコンバータ1におけるダイナミックレンジの中心であり、入力動作点として使用される(図9の場合はVCC/2)。アナログ入力が、この動作点のレベルとなる無入力時および微弱信号入力時である場合は、前記PDM信号は、「H」と「L」との密度が1対1で、かつ交互に出現する連続パターン状態となっている。この状態では、ADコンバータ1は非常に敏感であり、入力アナログ信号に微小なDC成分ΔVが含まれていると、前記1対1の連続パターンが崩れてトーン性のノイズを発生し、SNが顕著に悪化するという問題がある。
【0008】
たとえば、VCC=3V、サンプリング周波数fs=6MHzとすると、PDM信号の1パルス当りの重みは、
3/(6×106)=0.5μV …(1)
となり、ΔV=10mVとすると、
(10×10-3)/(0.5×10-6)=20000 …(2)
となる。
【0009】
すなわち、「H」または「L」のパルスの何れか一方が20000個多くなり、これがフィードバックによって分散し、1/20000の間隔で、前記「H」または「L」のパルスの何れか一方が多くなる。したがって、20kHzのトーン成分が発生することになる。
【0010】
図10は上述のADコンバータ1の前記無入力時におけるノイズスペクトラム波形を示すグラフであり、図11は微弱信号入力時におけるノイズスペクトラム波形を示すグラフである。図11では、3.2kHz程度で、−40dBの微弱信号を入力している。これらの図10および図11から明らかなように、前記オフセットによる量子化誤差が繰返しのフィードバックによって、前記無入力時や微弱信号入力時には特定のピーク成分となって現れている。特に図11の微弱信号入力では、前記3.2kHzの各高調波が現れている。
【0011】
なお、前記PDM信号のパルス幅は、前記サンプリングクロックによる前記デジタルフィルタ部4内の図示しないDフリップフロップの状態で変化するので、1:1,2:1,3:1…または1:2,1:3,…のように、前記サンプリングクロック単位で変化する。そして、PDM信号のパルス幅が前記2:1や1:2等の近辺でも前記トーン性のノイズが発生するけれども、AC信号の場合は入力レベルが大きいのでノイズの割合は相対的に小さくなり、SNはあまり問題にはならない。
【0012】
そこで、前記トーン性のノイズの影響をなくす手法として、入力アナログ信号に疑似ランダム波形のディザを加算し、前記DC成分による量子化データをランダム化することが考えられる。しかしながら、この手法では、入力アナログ信号にノイズを加算することになり、SNが悪化するという問題がある。
【0013】
また、前記トーン性のノイズの影響をなくす他の手法として、量子化器15を2ビット以上の多ビット化して、量子化ステップを小さくすることが考えられる。しかしながら、この手法では、複数の閾値レベルで量子化を行うので、その閾値レベルの誤差が歪みとなって現れるという問題がある。
【0014】
本発明の目的は、ADコンバータの特性を劣化させることなく、トーン性のノイズを除去することができるデルタシグマ型ADコンバータを提供することである。
【0015】
【課題を解決するための手段】
本発明のデルタシグマ型ADコンバータは、入力アナログ信号をオーバーサンプリングし、量子化データに変換するデルタシグマ変調部と、前記デルタシグマ変調部からの量子化データを周波数帯域が制限されたデジタル出力に変換するデジタルフィルタ部とを有するデルタシグマ型A/Dコンバータにおいて、出力デジタル信号に含まれるトーン性のノイズが前記デジタルフィルタ部の周波数帯域外になるように前記デルタシグマ変調部の加算器の動作点を移動させる変移手段を含む。
【0016】
上記の構成によれば、入力アナログ信号が、1ビットの出力デジタル信号(PDM信号)における「H」と「L」との密度が等しくなるレベルである動作点付近のレベルとなる無入力時および微弱信号入力時である場合は、デルタシグマ変調部での何らかの微小なオフセットなどによって、出力デジタル信号には、特定の周波数やその高調波の成分によるトーン性のノイズが現れることがあり、そのノイズは前記オフセットなどが小さくなる程、周波数が低くなるるので、変移手段が、前記入力アナログ信号に一層のオフセットを与えるなどして、量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器の前記動作点を変移させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出し、除去させる。
【0017】
したがって、SNや歪みなどのADコンバータの特性を劣化させることなく、トーン性のノイズを除去することができる。
【0018】
上記デルタシグマ型ADコンバータは、例えば、前記変移手段を、前記デルタシグマ変調部において、前記量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器に対する参照電圧を、出力デジタル信号における「H」と「L」との密度が等しくなる電圧からずれた電圧とすることでも実現することができる。
【0019】
上記の構成によれば、デルタシグマ変調部での量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器において、その加算された信号と、出力デジタル信号における「H」と「L」との密度が等しくなるような参照電圧との差分を求めるにあたって、前記参照電圧にオフセットを持たせることで、加算器の動作点を移動させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出させる。
【0020】
したがって、前記参照電圧を調整するだけで、ADコンバータの構成自体には、既存の構成に何らの変更無く実現することができる。
【0021】
発明のデルタシグマ型ADコンバータは、以上のようなデルタシグマ型ADコンバータにおいて、前記変移手段を、前記デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器と、前記加算器とを相互に異なる電源電圧で動作させることで実現することを特徴とする。
【0022】
上記の構成によれば、デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器と、前記量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器とを相互に異なる電源電圧で動作させることで、加算器の動作点を移動させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出させる。
【0023】
したがって、たとえばデジタル回路用とアナログ回路用とのように、相互に異なる電源電圧を有する構成であれば、各回路の電源への接続の変更だけで、容易に実現することができる。
【0024】
また、本発明のデルタシグマ型ADコンバータは、以上のようなデルタシグマ型ADコンバータにおいて、前記変移手段を、前記デルタシグマ変調部における遅延器から前記デジタルフィルタ部への出力電圧を非対称とすることで実現することを特徴とする。
【0025】
上記の構成によれば、デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器の出力電圧を、本来の中心電圧から、「H」出力に対応したハイレベル側の電圧と、「L」出力に対応したローレベル側の電圧とを非対称とすることで、加算器の動作点を移動させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出させる。
【0026】
したがって、前記遅延器の出力段の抵抗等の調整だけで対応することができ、容易に対応することができる。また、前記参照電圧の変更が無いので、システム上の制約が少なく実現することができる。
【0027】
さらにまた、本発明のデルタシグマ型ADコンバータは、前記デジタルフィルタ部に補正手段を備え、前記デルタシグマ変調部の動作点と、該デジタルフィルタ部からのデジタル出力の動作点とを一致させることを特徴とする。
【0028】
上記の構成によれば、入力アナログ信号に一層のオフセットを与えるなどして、加算器の動作点を移動させることでトーン性のノイズをデジタルフィルタ部の周波数帯域外に押出しているけれども、それによって量子化結果に前記オフセット分の僅かな誤差を生じる。そこで、補正手段によってデルタシグマ変調部の動作点と、デジタルフィルタ部からのデジタル出力の動作点とを一致させることで、前記誤差をなくし、前記ダイナミックレンジの中心付近におけるSNを改善しつつ、高精度なAD変換を行うことができる。
【0029】
【発明の実施の形態】
本発明の実施の一形態について、図1〜図4に基づいて説明すれば、以下のとおりである。
【0030】
図1は、本発明の実施の一形態のデルタシグマ変調型のADコンバータ21の電気的構成を示すブロック図である。このADコンバータ21は、大略的に、電流−電圧変換等、前段のアナログ回路とのマッチングを図るための前段アンプ22と、前記前段アンプ22からの入力アナログ信号を所望とするデジタル出力の周波数よりも高い周波数でオーバーサンプリングして量子化データに変換するデルタシグマ変調部23と、前記デルタシグマ変調部23からの量子化データの周波数帯域を制限して出力することで、量子化ノイズを前記デジタル出力の周波数から除去するデジタルフィルタ部24と、参照電圧発生回路25とを備えて構成されている。
【0031】
前記前段アンプ22からデルタシグマ変調部23に入力されたアナログ信号は、後述するスイッチSW1から入力抵抗R1を介して加算器31の反転入力端に与えられる。この加算器31の非反転入力端には、参照電圧発生回路25から、後述する参照電圧Vref1が入力されている。前記参照電圧発生回路25は、電源電圧VCCを分圧する抵抗R11,R12およびその分圧された電圧のボルテージホロア回路32とを備えて構成されており、前記参照電圧Vref1は前記前段アンプ22にも与えられる。
【0032】
前記加算器31の反転入力端にはまた、後述する帰還回路(1bitDA変換部)33から、量子化結果のフィードバック値が入力される。したがって、加算器31は、前記入力アナログ信号と前記フィードバック値との加算値と、前記参照電圧Vref1との差分に対応した出力を導出する。前記出力は、積分器34において積分された後、1ビット量子化器35において、基準電圧源36からの量子化の基準電圧Vref2とレベル弁別されることで量子化される。
【0033】
前記1ビット量子化器15での量子化結果であるPDM信号は、遅延器37に入力され、図示しないクロック信号源からのサンプリングクロックに応答して、前記デジタルフィルタ部24および帰還回路33へ出力される。この遅延器37での遅延時間の最大値は、たとえばサンプリング周波数を5.3MHzとすると、その1サンプリング周期である180nsecである。前記デジタルフィルタ部24にも同様に前記サンプリングクロックが入力されており、したがって前記1ビット量子化器35からのPDM信号は、遅延器37において、該デジタルフィルタ部24の取込みタイミングに合わせて出力される。
【0034】
前記デジタルフィルタ部24は、前記PDM信号の高周波成分を取除き、必要な帯域成分のみを取り出す帯域制限機能と、1ビットデジタル信号をマルチビットデジタル信号に変換する機能とを有する。
【0035】
前記帰還回路33は帰還抵抗R2などから成り、該帰還回路33、前記加算器31および1ビット量子化器35などによって、前記遅延器37からのPDM信号は平均化されて負帰還される。こうして、遅延器37から出力されるPDM信号の平均値電圧が常に入力アナログ信号に追従するようなフィードバック回路が形成されている。
【0036】
図2は、上述のように構成されるADコンバータ21の具体的構成を示すブロック図であり、特に前記加算器31、積分器34、1ビット量子化器35および遅延器37の構成を示す。前記加算器31と積分器34とは、オペアンプ26で兼用されている。また、前記1ビット量子化器35と遅延器37とは、Dフリップフロップ27で兼用されている。
【0037】
前記オペアンプ26の非反転入力端には、前記参照電圧発生回路25からの参照電圧Vref1が、コンデンサC1で安定化されて入力されている。一方、加算器31の反転入力端には、入力抵抗R1を介する入力アナログ信号と、前記帰還回路33を構成する帰還抵抗R2を介する前記フィードバック値とが加算されて入力されるとともに、該オペアンプ26の出力がコンデンサC2,C3を介して負帰還される。前記コンデンサC2,C3の接続点は抵抗R3を介して接地されている。したがって、該オペアンプ26は、前記コンデンサC2,C3および抵抗R3によって2次の積分器を形成する。
【0038】
前記オペアンプ26の積分出力は、前記Dフリップフロップ27のデータ入力端Dに与えられる。このDフリップフロップ27は、前記サンプリングクロックのタイミングで前記データ入力端Dのレベルを取込んで、前記電源電圧VCCを分圧するなどして作成される前記基準電圧Vref2でレベル弁別する。したがって、量子化結果は前記サンプリングクロックのタイミングで更新されて、すなわちデジタルフィルタ部24の取込みタイミングまで遅延されて出力される。
【0039】
上述のように構成されるADコンバータ21において、注目すべきは、参照電圧発生回路25は従来の参照電圧発生回路5と同様に構成されるけれども、前記参照電圧発生回路5からの参照電圧vref1が、1ビットの出力デジタル信号(PDM信号)における「H」と「L」との密度を等しくするレベル、すなわちvref1=PVavg50%であったのに対して、該参照電圧発生回路25からの参照電圧Vref1は、前記「H」と「L」との密度を等しくするレベルか
らずれて、すなわちVref1≠PVavg50%に選ばれていることである。
【0040】
具体的には、前記参照電圧Vref1は、出力デジタル信号に含まれるトーン性のノイズを前記デジタルフィルタ部24の周波数帯域外に変移することができる電圧を±ΔVとするとき、VCC/2±ΔVに選ばれる。すなわち、前述の式1,2から理解されるように、ΔVが前記VCC/2に近付く程、トーン成分の周波数が低くなるので、たとえば前記式1,2と同様に、VCC=3V、fs=6MHzとし、デジタルフィルタ部24のカットオフ周波数を100kHzとするとき、
ΔV=(100×103)×(0.5×10-6)=50mV …(3)
とすることで、トーン性のノイズをデジタルフィルタ部24の周波数帯域外に変移することができる。
【0041】
したがって、デルタシグマ変調部23での量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器31において、その加算された信号と、出力デジタル信号における「H」と「L」との密度が等しくなるような参照電圧Vref1との差分を求めるにあたって、前記参照電圧Vref1に±ΔVのオフセットを持たせることで、該加算器31の動作点を移動させ、トーン性のノイズを前記デジタルフィルタ部24の周波数帯域外に押出させることができる。こうして、SNや歪みなどのADコンバータの特性を劣化させることなく、トーン性のノイズを除去することができる。
【0042】
また、前記トーン性のノイズの除去を、前記抵抗R11,R12によって前記参照電圧Vref1を調整するだけで、該ADコンバータ21の構成自体には、既存の構成に何らの変更無く実現することができる。
【0043】
さらにまた、前記デジタルフィルタ部24は、フィルタ38と、オフセットレジスタ39と、減算器40とスイッチSW2とを備えて構成される。これに対応して、前記デルタシグマ変調部23には前記スイッチSW1が設けられている。これらのスイッチSW1,SW2は、図示しない制御回路からのオフセットキャンセル制御信号によって、相互に連動して切換え制御される。
【0044】
上述のように、デルタシグマ変調部23における加算器31の動作点は前記参照電圧Vref1であるのに対して、デジタルフィルタ部24の基準電圧は該参照電圧Vref1とはずれて構成されるので、量子化結果には前記±ΔVのオフセット電圧成分が含まれている。そこで、このような誤差成分を除去するためにキャリブレーションが実行される。
【0045】
すなわち、キャリブレーション動作時には、加算器31にはスイッチSW1によって前記参照電圧発生回路25からの参照電圧Vref1が与えられ、スイッチSW2によってフィルタ38からのデジタル出力はオフセットレジスタ39に入力される。したがって、上述のように参照電圧Vref1に与えられたオフセットによってデジタル出力に生じた前記誤差成分がオフセットレジスタ39に記憶されることになる。
【0046】
一方、通常動作のノーマルモードでは、加算器31にはスイッチSW1によって前記前段アンプ22から入力アナログ信号が与えられ、スイッチSW2によってフィルタ38からのデジタル出力は減算器40に入力される。減算器40では、前記フィルタ38からのデジタル出力から、前記オフセットレジスタ39に記憶されている誤差分が減算されて出力される。こうして、無入力時のデジタル出力が「0」に較正される。
【0047】
したがって、上述のように加算器31の前記動作点を移動させることでトーン性のノイズを除去することによって生じる僅かな誤差を補償することができ、高精度なAD変換を行うことができる。
【0048】
前記キャリブレーション動作は、電源投入時等の任意のタイミングで行われればよい。また、DCのオフセットがあっても問題ない場合は、上述のようなオフセットキャンセル機能は省略されてもよい。
【0049】
図3は上述のように構成されるADコンバータ21の無入力時におけるノイズスペクトラム波形を示すグラフであり、図4は微弱信号入力時におけるノイズスペクトラム波形を示すグラフである。前記図10および図11とそれぞれ比較して明らかなように、特定の周波数に現れていたピーク成分が解消されていることが理解される。
【0050】
本発明の実施の他の形態について、図5に基づいて説明すれば、以下のとおりである。
【0051】
図5は、本発明の実施の他の形態のデルタシグマ変調型のADコンバータ41の電気的構成を示すブロック図である。このADコンバータ41は、前述のADコンバータ21に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このADコンバータ21では、参照電圧発生回路45は、従来の参照電圧発生回路5と同様に、抵抗R11a,R12aによって、1ビットの出力デジタル信号における「H」と「L」との密度を等しくするレベル、すなわちvref1=PVavg50%を作成しており、これに対してデルタシグマ変調部43では、加算器31と遅延器37とが、相互に異なる電源電圧VCC1,VCC2で動作されることである。
【0052】
前記積分器34、1ビット量子化器35および参照電圧発生回路45のアナログ回路は、前記加算器31と同様の電源電圧VCC1で動作され、前記デジタルフィルタ部24は、前記遅延器37と同様の電源電圧VCC2で動作される。そして、前記電圧±ΔVに対して、
|ΔV|=(VCC1/2)−(VCC2/2) …(4)
を満足すればよい。
【0053】
したがって、このようにアナログ回路用とデジタル回路用との相互に異なる電源電圧VCC1,VCC2を有し、上式を満足する構成であれば、各回路の電源への接続の変更だけで、前述のように加算器31の動作点を移動させ、前記トーン性のノイズの除去を容易に実現することができる。
【0054】
本発明の実施のさらに他の形態について、図6〜図8に基づいて説明すれば、以下のとおりである。
【0055】
図6は、本発明の実施のさらに他の形態のデルタシグマ変調型のADコンバータ51の電気的構成を示すブロック図である。このADコンバータ51は、前述のADコンバータ21,41に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このADコンバータ21では、従来のADコンバータ1と同様に、1ビットの出力デジタル信号における「H」と「L」との密度を等しくする参照電圧vref1を用いるとともに、単一の電源電圧VCCを用い、しかしながらデルタシグマ変調部53では遅延器57の出力電圧を、図7で示すように、本来の中心電圧(VCC/2)から、「H」出力に対応したハイレベル側の電圧と、「L」出力に対応したローレベル側の電圧とで非対称とすることで、加算器31の動作点を移動させ、前記トーン性のノイズを前記デジタルフィルタ部24の周波数帯域外に押出させることである。
【0056】
図8は、その遅延器57の出力段をFETモデルで説明する電気回路図である。vref1=VCC/2の条件で説明している。前記出力段は、プッシュプルのFETQ1,Q2とそれらの内部抵抗ROH,ROLとが、前記電源電圧VCCの電源ラインとGNDラインとの間に直列に介在されて構成されている。また、前記帰還抵抗R2から加算器31の入力段およびデジタルフィルタ部24のフィルタ38などが負荷RLH,RLLとなる。
【0057】
したがって、ハイ側出力の場合はP型のFETQ1がONし、該FETQ1および内部抵抗ROHから電流IOHが出力され、その電流IOHと、負荷抵抗RLHを流れる電流IROHとによって、ハイ側の出力電圧VOHが決定される。同様に、ロー側出力の場合はN型のFETQ2がONし、該FETQ2および内部抵抗ROLに電流IOLが吸込まれる。その電流IOLと、負荷抵抗RLLを流れる電流IROLとによって、ロー側の出力電圧VOLが決定される。
【0058】
すなわち、
VOH=RLL(IOH+IROH) …(5)
VOL=VCC−RLH(IOL+IROL) …(6)
となり、また、前記出力電圧VOHの電源電圧VCCからの降下分ΔVHは、
ΔVH=VCC−VOH=VCC−RLL(IOH+IROH) …(7)
となる。
【0059】
したがって、ΔVH=VOL、すなわちRLL=RLH、かつROH=ROLであれば、PVavg50%=VCC/2=vref1となり、トーン性のノイズが発生する。このため、PVavg50%≠VCC/2とならないように、ROH/RLLおよびROL/RLLの関係を変え、△VH≠VOLの条件にならないようにすればよい。このようにしてもまた、トーン性のノイズの発生帯域をデジタルフィルタ部24の周波数帯域外へ変移させることができる。また、負荷抵抗RLH,RLL等の調整だけで対応することができ、容易に対応することができる。さらにまた、前記参照電圧vref1の変更が無いので、システム上の制約が少なく実現することができる。
【0060】
なお、前記各ADコンバータ21,41,51における手法は、何れもVref≠PVavg50%を満足するもので、周辺回路の構成等に適応して、これらの手法が1つまたは任意に組合わせて使用されてもよい。また、積分器34の次数とは関係ないので、3次以上のデルタシグマ型ADコンバーターでも応用することが可能である。
【0061】
ここで、特開平7−143006号公報には、積分器の入力側に、前記入力アナログ信号のDC成分よりも大きなDCオフセット電圧を加えることで、前記トーン性のノイズをデジタルフィルタの帯域外に移動させ、該トーン性のノイズがデジタル出力に現れないようにすることが記載されている。しかしながら、この従来技術では、新たに、前記DCオフセット電圧の印加手段が必要になる。
【0062】
【発明の効果】
本発明のデルタシグマ型ADコンバータは、以上のように、入力アナログ信号が、1ビットの出力デジタル信号(PDM信号)における「H」と「L」との密度が等しくなるレベルである動作点付近のレベルとなる無入力時および微弱信号入力時である場合は、デルタシグマ変調部での何らかの微小なオフセットなどによって、出力デジタル信号には、特定の周波数やその高調波の成分によるトーン性のノイズが現れることがあり、そのノイズは前記オフセットなどが小さくなる程、周波数が低くなるるので、変移手段が、前記入力アナログ信号に一層のオフセットを与えるなどして、量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器の前記動作点を変移させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出し、除去させる。
【0063】
それゆえ、SNや歪みなどのADコンバータの特性を劣化させることなく、トーン性のノイズを除去することができる。
【0064】
また、上記デルタシグマ型ADコンバータは、以上のように、前記変移手段を、デルタシグマ変調部における加算器の参照電圧にオフセットを持たせることで実現してもよい
【0065】
それゆえ、前記参照電圧を調整するだけで、ADコンバータの構成自体には、既存の構成に何らの変更無く実現することができる。
【0066】
発明のデルタシグマ型ADコンバータは、以上のように、前記変移手段を、デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器と、前記加算器とを相互に異なる電源電圧で動作させることで実現する。
【0067】
それゆえ、たとえばデジタル回路用とアナログ回路用とのように、相互に異なる電源電圧を有する構成であれば、各回路の電源への接続の変更だけで、容易に実現することができる。
【0068】
また、本発明のデルタシグマ型ADコンバータは、以上のように、前記変移手段を、デルタシグマ変調部における遅延器からデジタルフィルタ部への出力電圧を非対称とすることで実現する。
【0069】
それゆえ、前記遅延器の出力段の抵抗等の調整だけで対応することができ、容易に対応することができる。また、前記参照電圧の変更が無いので、システム上の制約が少なく実現することができる。
【0070】
さらにまた、本発明のデルタシグマ型ADコンバータは、以上のように、入力アナログ信号に一層のオフセットを与えるなどして、加算器の動作点を移動させることでトーン性のノイズをデジタルフィルタ部の周波数帯域外に押出しているので、それによって量子化結果に生じる前記オフセット分の僅かな誤差を、補正手段がデルタシグマ変調部の動作点とデジタルフィルタ部からのデジタル出力の動作点とを一致させることで除去する。
【0071】
それゆえ、前記ダイナミックレンジの中心付近におけるSNを改善しつつ、高精度なAD変換を行うことができる。
【図面の簡単な説明】
【図1】 本発明の実施の一形態のデルタシグマ変調型のADコンバータの電気的構成を示すブロック図である。
【図2】 図1で示すADコンバータの具体的構成を示すブロック図である。
【図3】 図1のADコンバータの無入力時におけるノイズスペクトラム波形を示すグラフである。
【図4】 図1のADコンバータの微弱信号入力時におけるノイズスペクトラム波形を示すグラフである。
【図5】 本発明の実施の他の形態のデルタシグマ変調型のADコンバータの電気的構成を示すブロック図である。
【図6】 本発明の実施のさらに他の形態のデルタシグマ変調型のADコンバータの電気的構成を示すブロック図である。
【図7】 図6で示すADコンバータの出力信号レベルを説明するための波形図である。
【図8】 図6で示すADコンバータにおける遅延器の出力段をFETモデルで説明する電気回路図である。
【図9】 典型的な従来技術のデルタシグマ変調型のADコンバータの電気的構成を示すブロック図である。
【図10】 図9のADコンバータの無入力時におけるノイズスペクトラム波形を示すグラフである。
【図11】 図9のADコンバータの微弱信号入力時におけるノイズスペクトラム波形を示すグラフである。
【符号の説明】
21,41,51 ADコンバータ
22 前段アンプ
23,43,53 デルタシグマ変調部
24 デジタルフィルタ部
25,45 参照電圧発生回路
26 オペアンプ
27 Dフリップフロップ
31 加算器
32 ボルテージホロア回路
33 帰還回路
34 積分器
35 1ビット量子化器
36 基準電圧源
37,57 遅延器
38 フィルタ
39 オフセットレジスタ
40 減算器
Q1,Q2 FET
R1 入力抵抗
R2 帰還抵抗
R11,R12 抵抗
R11a,R12a 抵抗
RLH,RLL 負荷抵抗
ROH,ROL 内部抵抗
SW1,SW2 スイッチ

Claims (3)

  1. 入力アナログ信号をオーバーサンプリングし、量子化データに変換するデルタシグマ変調部と、前記デルタシグマ変調部からの量子化データを周波数帯域が制限されたデジタル出力に変換するデジタルフィルタ部とを有するデルタシグマ型A/Dコンバータにおいて、
    出力デジタル信号に含まれるトーン性のノイズが前記デジタルフィルタ部の周波数帯域外になるように前記デルタシグマ変調部の加算器の動作点を移動させる変移手段を含み、
    前記変移手段を、前記デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器と、前記加算器とを相互に異なる電源電圧で動作させることで実現する、
    ことを特徴とする、デルタシグマ型ADコンバータ。
  2. 入力アナログ信号をオーバーサンプリングし、量子化データに変換するデルタシグマ変調部と、前記デルタシグマ変調部からの量子化データを周波数帯域が制限されたデジタル出力に変換するデジタルフィルタ部とを有するデルタシグマ型A/Dコンバータにおいて、
    出力デジタル信号に含まれるトーン性のノイズが前記デジタルフィルタ部の周波数帯域外になるように前記デルタシグマ変調部の加算器の動作点を移動させる変移手段を含み、
    前記変移手段を、前記デルタシグマ変調部における遅延器から前記デジタルフィルタ部への出力電圧を非対称とすることで実現する、
    ことを特徴とする、デルタシグマ型ADコンバータ。
  3. 前記デジタルフィルタ部に補正手段を備え、前記デルタシグマ変調部の動作点と、該デジタルフィルタ部からのデジタル出力の動作点とを一致させることを特徴とする、
    請求項1または2に記載のデルタシグマ型ADコンバータ。
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