JP2003163596A - デルタシグマ型ａｄコンバータ - Google Patents
デルタシグマ型ａｄコンバータInfo
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Abstract
(57)【要約】
【課題】 入力アナログ信号をオーバーサンプリング
し、量子化データに変換するデルタシグマ変調部２３
と、前記デルタシグマ変調部からの量子化データを周波
数帯域が制限されたデジタル出力に変換するデジタルフ
ィルタ部２３とを有するデルタシグマ型Ａ／Ｄコンバー
タ２１において、ＳＮや歪みなどのＡＤコンバータの特
性を劣化させることなく、前記入力アナログ信号が動作
点付近のレベルとなる無入力時や微弱信号入力時に発生
するトーン性のノイズを除去する。 【解決手段】 前記ノイズはデルタシグマ変調部２３で
の何らかの微小なオフセットなどによって発生し、該オ
フセットなどが小さくなる程、周波数が低くなるるの
で、参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１に
一層のオフセットを与えて加算器３１の前記動作点を変
移させ、前記トーン性のノイズを前記デジタルフィルタ
部２４の周波数帯域外に押出し、除去させる。
し、量子化データに変換するデルタシグマ変調部２３
と、前記デルタシグマ変調部からの量子化データを周波
数帯域が制限されたデジタル出力に変換するデジタルフ
ィルタ部２３とを有するデルタシグマ型Ａ／Ｄコンバー
タ２１において、ＳＮや歪みなどのＡＤコンバータの特
性を劣化させることなく、前記入力アナログ信号が動作
点付近のレベルとなる無入力時や微弱信号入力時に発生
するトーン性のノイズを除去する。 【解決手段】 前記ノイズはデルタシグマ変調部２３で
の何らかの微小なオフセットなどによって発生し、該オ
フセットなどが小さくなる程、周波数が低くなるるの
で、参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１に
一層のオフセットを与えて加算器３１の前記動作点を変
移させ、前記トーン性のノイズを前記デジタルフィルタ
部２４の周波数帯域外に押出し、除去させる。
Description
【０００１】
【発明の属する技術分野】本発明は、デルタシグマ変調
型のＡＤコンバータに関する。
型のＡＤコンバータに関する。
【０００２】
【従来の技術】図９は、典型的な従来技術のデルタシグ
マ変調型のＡＤコンバータ１の電気的構成を示すブロッ
ク図である。このＡＤコンバータ１は、大略的に、電流
−電圧変換等、前段のアナログ回路とのマッチングを図
るための前段アンプ２と、前記前段アンプ２からの入力
アナログ信号を所望とするデジタル出力の周波数よりも
高い周波数でオーバーサンプリングして量子化データに
変換するデルタシグマ変調部３と、前記デルタシグマ変
調部３からの量子化データの周波数帯域を制限して出力
することで、量子化ノイズを前記デジタル出力の周波数
から除去するデジタルフィルタ部４と、参照電圧発生回
路５とを備えて構成されている。
マ変調型のＡＤコンバータ１の電気的構成を示すブロッ
ク図である。このＡＤコンバータ１は、大略的に、電流
−電圧変換等、前段のアナログ回路とのマッチングを図
るための前段アンプ２と、前記前段アンプ２からの入力
アナログ信号を所望とするデジタル出力の周波数よりも
高い周波数でオーバーサンプリングして量子化データに
変換するデルタシグマ変調部３と、前記デルタシグマ変
調部３からの量子化データの周波数帯域を制限して出力
することで、量子化ノイズを前記デジタル出力の周波数
から除去するデジタルフィルタ部４と、参照電圧発生回
路５とを備えて構成されている。
【０００３】前記前段アンプ２からデルタシグマ変調部
３に入力されたアナログ信号は、入力抵抗ｒ１を介して
加算器１１の反転入力端に与えられる。この加算器１１
の非反転入力端には、参照電圧発生回路５から、１ビッ
トの出力デジタル信号（ＰＤＭ信号）における「Ｈ」と
「Ｌ」との密度を等しくするレベルである参照電圧ｖｒ
ｅｆ１が入力されている。前記参照電圧発生回路５は、
電源電圧ＶＣＣを分圧する抵抗ｒ１１，ｒ１２およびそ
の分圧された電圧のボルテージホロア回路１２とを備え
て構成されており、前記参照電圧ｖｒｅｆ１は前記前段
アンプ２にも与えられる。
３に入力されたアナログ信号は、入力抵抗ｒ１を介して
加算器１１の反転入力端に与えられる。この加算器１１
の非反転入力端には、参照電圧発生回路５から、１ビッ
トの出力デジタル信号（ＰＤＭ信号）における「Ｈ」と
「Ｌ」との密度を等しくするレベルである参照電圧ｖｒ
ｅｆ１が入力されている。前記参照電圧発生回路５は、
電源電圧ＶＣＣを分圧する抵抗ｒ１１，ｒ１２およびそ
の分圧された電圧のボルテージホロア回路１２とを備え
て構成されており、前記参照電圧ｖｒｅｆ１は前記前段
アンプ２にも与えられる。
【０００４】前記加算器１１の反転入力端にはまた、後
述する帰還回路（１ｂｉｔＤＡ変換部）１３から、量子
化結果のフィードバック値が入力される。したがって、
加算器１１は、前記入力アナログ信号と前記フィードバ
ック値との加算値と、前記参照電圧ｖｒｅｆ１との差分
に対応した出力を導出する。前記出力は、積分器１４に
おいて積分された後、１ビット量子化器１５において、
基準電圧源１６からの量子化の基準電圧ｖｒｅｆ２とレ
ベル弁別されることで量子化される。
述する帰還回路（１ｂｉｔＤＡ変換部）１３から、量子
化結果のフィードバック値が入力される。したがって、
加算器１１は、前記入力アナログ信号と前記フィードバ
ック値との加算値と、前記参照電圧ｖｒｅｆ１との差分
に対応した出力を導出する。前記出力は、積分器１４に
おいて積分された後、１ビット量子化器１５において、
基準電圧源１６からの量子化の基準電圧ｖｒｅｆ２とレ
ベル弁別されることで量子化される。
【０００５】前記１ビット量子化器１５での量子化結果
であるＰＤＭ信号は、遅延器１７に入力され、図示しな
いクロック信号源からのサンプリングクロックに応答し
て、前記デジタルフィルタ部４および帰還回路１３へ出
力される。この遅延器１７での遅延時間の最大値は、た
とえばサンプリング周波数を５．３ＭＨｚとすると、そ
の１サンプリング周期である１８９ｎｓｅｃである。前
記デジタルフィルタ部４にも同様に前記サンプリングク
ロックが入力されており、したがって前記１ビット量子
化器１５からのＰＤＭ信号は、遅延器１７において、該
デジタルフィルタ部４の取込みタイミングに合わせて出
力される。
であるＰＤＭ信号は、遅延器１７に入力され、図示しな
いクロック信号源からのサンプリングクロックに応答し
て、前記デジタルフィルタ部４および帰還回路１３へ出
力される。この遅延器１７での遅延時間の最大値は、た
とえばサンプリング周波数を５．３ＭＨｚとすると、そ
の１サンプリング周期である１８９ｎｓｅｃである。前
記デジタルフィルタ部４にも同様に前記サンプリングク
ロックが入力されており、したがって前記１ビット量子
化器１５からのＰＤＭ信号は、遅延器１７において、該
デジタルフィルタ部４の取込みタイミングに合わせて出
力される。
【０００６】前記帰還回路１３は帰還抵抗ｒ２などから
成り、該帰還回路１３、前記加算器１１および１ビット
量子化器１５などによって、前記遅延器１７からのＰＤ
Ｍ信号は平均化されて負帰還される。こうして、遅延器
１７から出力されるＰＤＭ信号の平均値電圧が常に入力
アナログ信号に追従するようなフィードバック回路が形
成されている。
成り、該帰還回路１３、前記加算器１１および１ビット
量子化器１５などによって、前記遅延器１７からのＰＤ
Ｍ信号は平均化されて負帰還される。こうして、遅延器
１７から出力されるＰＤＭ信号の平均値電圧が常に入力
アナログ信号に追従するようなフィードバック回路が形
成されている。
【０００７】
【発明が解決しようとする課題】上述のように構成され
るＡＤコンバータ１において、一般に、単一電源の場合
には電源電圧の１／２（＝ＶＣＣ／２）、±電源系は０
Ｖ（＝ＧＮＤ）が、該ＡＤコンバータ１におけるダイナ
ミックレンジの中心であり、入力動作点として使用され
る（図９の場合はＶＣＣ／２）。アナログ入力が、この
動作点のレベルとなる無入力時および微弱信号入力時で
ある場合は、前記ＰＤＭ信号は、「Ｈ」と「Ｌ」との密
度が１対１で、かつ交互に出現する連続パターン状態と
なっている。この状態では、ＡＤコンバータ１は非常に
敏感であり、入力アナログ信号に微小なＤＣ成分ΔＶが
含まれていると、前記１対１の連続パターンが崩れてト
ーン性のノイズを発生し、ＳＮが顕著に悪化するという
問題がある。
るＡＤコンバータ１において、一般に、単一電源の場合
には電源電圧の１／２（＝ＶＣＣ／２）、±電源系は０
Ｖ（＝ＧＮＤ）が、該ＡＤコンバータ１におけるダイナ
ミックレンジの中心であり、入力動作点として使用され
る（図９の場合はＶＣＣ／２）。アナログ入力が、この
動作点のレベルとなる無入力時および微弱信号入力時で
ある場合は、前記ＰＤＭ信号は、「Ｈ」と「Ｌ」との密
度が１対１で、かつ交互に出現する連続パターン状態と
なっている。この状態では、ＡＤコンバータ１は非常に
敏感であり、入力アナログ信号に微小なＤＣ成分ΔＶが
含まれていると、前記１対１の連続パターンが崩れてト
ーン性のノイズを発生し、ＳＮが顕著に悪化するという
問題がある。
【０００８】たとえば、ＶＣＣ＝３Ｖ、サンプリング周
波数ｆｓ＝６ＭＨｚとすると、ＰＤＭ信号の１パルス当
りの重みは、 ３／（６×１０6 ）＝０．５μＶ …（１） となり、ΔＶ＝１０ｍＶとすると、 （１０×１０-3）／（０．５×１０-6）＝２００００ …（２） となる。
波数ｆｓ＝６ＭＨｚとすると、ＰＤＭ信号の１パルス当
りの重みは、 ３／（６×１０6 ）＝０．５μＶ …（１） となり、ΔＶ＝１０ｍＶとすると、 （１０×１０-3）／（０．５×１０-6）＝２００００ …（２） となる。
【０００９】すなわち、「Ｈ」または「Ｌ」のパルスの
何れか一方が２００００個多くなり、これがフィードバ
ックによって分散し、１／２００００の間隔で、前記
「Ｈ」または「Ｌ」のパルスの何れか一方が多くなる。
したがって、２０ｋＨｚのトーン成分が発生することに
なる。
何れか一方が２００００個多くなり、これがフィードバ
ックによって分散し、１／２００００の間隔で、前記
「Ｈ」または「Ｌ」のパルスの何れか一方が多くなる。
したがって、２０ｋＨｚのトーン成分が発生することに
なる。
【００１０】図１０は上述のＡＤコンバータ１の前記無
入力時におけるノイズスペクトラム波形を示すグラフで
あり、図１１は微弱信号入力時におけるノイズスペクト
ラム波形を示すグラフである。図１１では、３．２ｋＨ
ｚ程度で、−４０ｄＢの微弱信号を入力している。これ
らの図１０および図１１から明らかなように、前記オフ
セットによる量子化誤差が繰返しのフィードバックによ
って、前記無入力時や微弱信号入力時には特定のピーク
成分となって現れている。特に図１１の微弱信号入力で
は、前記３．２ｋＨｚの各高調波が現れている。
入力時におけるノイズスペクトラム波形を示すグラフで
あり、図１１は微弱信号入力時におけるノイズスペクト
ラム波形を示すグラフである。図１１では、３．２ｋＨ
ｚ程度で、−４０ｄＢの微弱信号を入力している。これ
らの図１０および図１１から明らかなように、前記オフ
セットによる量子化誤差が繰返しのフィードバックによ
って、前記無入力時や微弱信号入力時には特定のピーク
成分となって現れている。特に図１１の微弱信号入力で
は、前記３．２ｋＨｚの各高調波が現れている。
【００１１】なお、前記ＰＤＭ信号のパルス幅は、前記
サンプリングクロックによる前記デジタルフィルタ部４
内の図示しないＤフリップフロップの状態で変化するの
で、１：１，２：１，３：１…または１：２，１：３，
…のように、前記サンプリングクロック単位で変化す
る。そして、ＰＤＭ信号のパルス幅が前記２：１や１：
２等の近辺でも前記トーン性のノイズが発生するけれど
も、ＡＣ信号の場合は入力レベルが大きいのでノイズの
割合は相対的に小さくなり、ＳＮはあまり問題にはなら
ない。
サンプリングクロックによる前記デジタルフィルタ部４
内の図示しないＤフリップフロップの状態で変化するの
で、１：１，２：１，３：１…または１：２，１：３，
…のように、前記サンプリングクロック単位で変化す
る。そして、ＰＤＭ信号のパルス幅が前記２：１や１：
２等の近辺でも前記トーン性のノイズが発生するけれど
も、ＡＣ信号の場合は入力レベルが大きいのでノイズの
割合は相対的に小さくなり、ＳＮはあまり問題にはなら
ない。
【００１２】そこで、前記トーン性のノイズの影響をな
くす手法として、入力アナログ信号に疑似ランダム波形
のディザを加算し、前記ＤＣ成分による量子化データを
ランダム化することが考えられる。しかしながら、この
手法では、入力アナログ信号にノイズを加算することに
なり、ＳＮが悪化するという問題がある。
くす手法として、入力アナログ信号に疑似ランダム波形
のディザを加算し、前記ＤＣ成分による量子化データを
ランダム化することが考えられる。しかしながら、この
手法では、入力アナログ信号にノイズを加算することに
なり、ＳＮが悪化するという問題がある。
【００１３】また、前記トーン性のノイズの影響をなく
す他の手法として、量子化器１５を２ビット以上の多ビ
ット化して、量子化ステップを小さくすることが考えら
れる。しかしながら、この手法では、複数の閾値レベル
で量子化を行うので、その閾値レベルの誤差が歪みとな
って現れるという問題がある。
す他の手法として、量子化器１５を２ビット以上の多ビ
ット化して、量子化ステップを小さくすることが考えら
れる。しかしながら、この手法では、複数の閾値レベル
で量子化を行うので、その閾値レベルの誤差が歪みとな
って現れるという問題がある。
【００１４】本発明の目的は、ＡＤコンバータの特性を
劣化させることなく、トーン性のノイズを除去すること
ができるデルタシグマ型ＡＤコンバータを提供すること
である。
劣化させることなく、トーン性のノイズを除去すること
ができるデルタシグマ型ＡＤコンバータを提供すること
である。
【００１５】
【課題を解決するための手段】本発明のデルタシグマ型
ＡＤコンバータは、入力アナログ信号をオーバーサンプ
リングし、量子化データに変換するデルタシグマ変調部
と、前記デルタシグマ変調部からの量子化データを周波
数帯域が制限されたデジタル出力に変換するデジタルフ
ィルタ部とを有するデルタシグマ型Ａ／Ｄコンバータに
おいて、出力デジタル信号に含まれるトーン性のノイズ
が前記デジタルフィルタ部の周波数帯域外になるように
前記デルタシグマ変調部の加算器の動作点を移動させる
変移手段を含むことを特徴とする。
ＡＤコンバータは、入力アナログ信号をオーバーサンプ
リングし、量子化データに変換するデルタシグマ変調部
と、前記デルタシグマ変調部からの量子化データを周波
数帯域が制限されたデジタル出力に変換するデジタルフ
ィルタ部とを有するデルタシグマ型Ａ／Ｄコンバータに
おいて、出力デジタル信号に含まれるトーン性のノイズ
が前記デジタルフィルタ部の周波数帯域外になるように
前記デルタシグマ変調部の加算器の動作点を移動させる
変移手段を含むことを特徴とする。
【００１６】上記の構成によれば、入力アナログ信号
が、１ビットの出力デジタル信号（ＰＤＭ信号）におけ
る「Ｈ」と「Ｌ」との密度が等しくなるレベルである動
作点付近のレベルとなる無入力時および微弱信号入力時
である場合は、デルタシグマ変調部での何らかの微小な
オフセットなどによって、出力デジタル信号には、特定
の周波数やその高調波の成分によるトーン性のノイズが
現れることがあり、そのノイズは前記オフセットなどが
小さくなる程、周波数が低くなるるので、変移手段が、
前記入力アナログ信号に一層のオフセットを与えるなど
して、量子化結果のフィードバック値を前記入力アナロ
グ信号に加算する加算器の前記動作点を変移させ、前記
トーン性のノイズを前記デジタルフィルタ部の周波数帯
域外に押出し、除去させる。
が、１ビットの出力デジタル信号（ＰＤＭ信号）におけ
る「Ｈ」と「Ｌ」との密度が等しくなるレベルである動
作点付近のレベルとなる無入力時および微弱信号入力時
である場合は、デルタシグマ変調部での何らかの微小な
オフセットなどによって、出力デジタル信号には、特定
の周波数やその高調波の成分によるトーン性のノイズが
現れることがあり、そのノイズは前記オフセットなどが
小さくなる程、周波数が低くなるるので、変移手段が、
前記入力アナログ信号に一層のオフセットを与えるなど
して、量子化結果のフィードバック値を前記入力アナロ
グ信号に加算する加算器の前記動作点を変移させ、前記
トーン性のノイズを前記デジタルフィルタ部の周波数帯
域外に押出し、除去させる。
【００１７】したがって、ＳＮや歪みなどのＡＤコンバ
ータの特性を劣化させることなく、トーン性のノイズを
除去することができる。
ータの特性を劣化させることなく、トーン性のノイズを
除去することができる。
【００１８】また、本発明のデルタシグマ型ＡＤコンバ
ータは、前記変移手段を、前記デルタシグマ変調部にお
いて、前記量子化結果のフィードバック値を前記入力ア
ナログ信号に加算する加算器に対する参照電圧を、出力
デジタル信号における「Ｈ」と「Ｌ」との密度が等しく
なる電圧からずれた電圧とすることで実現することを特
徴とする。
ータは、前記変移手段を、前記デルタシグマ変調部にお
いて、前記量子化結果のフィードバック値を前記入力ア
ナログ信号に加算する加算器に対する参照電圧を、出力
デジタル信号における「Ｈ」と「Ｌ」との密度が等しく
なる電圧からずれた電圧とすることで実現することを特
徴とする。
【００１９】上記の構成によれば、デルタシグマ変調部
での量子化結果のフィードバック値を前記入力アナログ
信号に加算する加算器において、その加算された信号
と、出力デジタル信号における「Ｈ」と「Ｌ」との密度
が等しくなるような参照電圧との差分を求めるにあたっ
て、前記参照電圧にオフセットを持たせることで、加算
器の動作点を移動させ、前記トーン性のノイズを前記デ
ジタルフィルタ部の周波数帯域外に押出させる。
での量子化結果のフィードバック値を前記入力アナログ
信号に加算する加算器において、その加算された信号
と、出力デジタル信号における「Ｈ」と「Ｌ」との密度
が等しくなるような参照電圧との差分を求めるにあたっ
て、前記参照電圧にオフセットを持たせることで、加算
器の動作点を移動させ、前記トーン性のノイズを前記デ
ジタルフィルタ部の周波数帯域外に押出させる。
【００２０】したがって、前記参照電圧を調整するだけ
で、ＡＤコンバータの構成自体には、既存の構成に何ら
の変更無く実現することができる。
で、ＡＤコンバータの構成自体には、既存の構成に何ら
の変更無く実現することができる。
【００２１】さらにまた、本発明のデルタシグマ型ＡＤ
コンバータは、前記変移手段を、前記デルタシグマ変調
部での量子化結果をデジタルフィルタ部の取込みタイミ
ングに合わせて出力する遅延器と、前記加算器とを相互
に異なる電源電圧で動作させることで実現することを特
徴とする。
コンバータは、前記変移手段を、前記デルタシグマ変調
部での量子化結果をデジタルフィルタ部の取込みタイミ
ングに合わせて出力する遅延器と、前記加算器とを相互
に異なる電源電圧で動作させることで実現することを特
徴とする。
【００２２】上記の構成によれば、デルタシグマ変調部
での量子化結果をデジタルフィルタ部の取込みタイミン
グに合わせて出力する遅延器と、前記量子化結果のフィ
ードバック値を前記入力アナログ信号に加算する加算器
とを相互に異なる電源電圧で動作させることで、加算器
の動作点を移動させ、前記トーン性のノイズを前記デジ
タルフィルタ部の周波数帯域外に押出させる。
での量子化結果をデジタルフィルタ部の取込みタイミン
グに合わせて出力する遅延器と、前記量子化結果のフィ
ードバック値を前記入力アナログ信号に加算する加算器
とを相互に異なる電源電圧で動作させることで、加算器
の動作点を移動させ、前記トーン性のノイズを前記デジ
タルフィルタ部の周波数帯域外に押出させる。
【００２３】したがって、たとえばデジタル回路用とア
ナログ回路用とのように、相互に異なる電源電圧を有す
る構成であれば、各回路の電源への接続の変更だけで、
容易に実現することができる。
ナログ回路用とのように、相互に異なる電源電圧を有す
る構成であれば、各回路の電源への接続の変更だけで、
容易に実現することができる。
【００２４】また、本発明のデルタシグマ型ＡＤコンバ
ータは、前記変移手段を、前記デルタシグマ変調部にお
ける遅延器から前記デジタルフィルタ部への出力電圧を
非対称とすることで実現することを特徴とする。
ータは、前記変移手段を、前記デルタシグマ変調部にお
ける遅延器から前記デジタルフィルタ部への出力電圧を
非対称とすることで実現することを特徴とする。
【００２５】上記の構成によれば、デルタシグマ変調部
での量子化結果をデジタルフィルタ部の取込みタイミン
グに合わせて出力する遅延器の出力電圧を、本来の中心
電圧から、「Ｈ」出力に対応したハイレベル側の電圧
と、「Ｌ」出力に対応したローレベル側の電圧とを非対
称とすることで、加算器の動作点を移動させ、前記トー
ン性のノイズを前記デジタルフィルタ部の周波数帯域外
に押出させる。
での量子化結果をデジタルフィルタ部の取込みタイミン
グに合わせて出力する遅延器の出力電圧を、本来の中心
電圧から、「Ｈ」出力に対応したハイレベル側の電圧
と、「Ｌ」出力に対応したローレベル側の電圧とを非対
称とすることで、加算器の動作点を移動させ、前記トー
ン性のノイズを前記デジタルフィルタ部の周波数帯域外
に押出させる。
【００２６】したがって、前記遅延器の出力段の抵抗等
の調整だけで対応することができ、容易に対応すること
ができる。また、前記参照電圧の変更が無いので、シス
テム上の制約が少なく実現することができる。
の調整だけで対応することができ、容易に対応すること
ができる。また、前記参照電圧の変更が無いので、シス
テム上の制約が少なく実現することができる。
【００２７】さらにまた、本発明のデルタシグマ型ＡＤ
コンバータは、前記デジタルフィルタ部に補正手段を備
え、前記デルタシグマ変調部の動作点と、該デジタルフ
ィルタ部からのデジタル出力の動作点とを一致させるこ
とを特徴とする。
コンバータは、前記デジタルフィルタ部に補正手段を備
え、前記デルタシグマ変調部の動作点と、該デジタルフ
ィルタ部からのデジタル出力の動作点とを一致させるこ
とを特徴とする。
【００２８】上記の構成によれば、入力アナログ信号に
一層のオフセットを与えるなどして、加算器の動作点を
移動させることでトーン性のノイズをデジタルフィルタ
部の周波数帯域外に押出しているけれども、それによっ
て量子化結果に前記オフセット分の僅かな誤差を生じ
る。そこで、補正手段によってデルタシグマ変調部の動
作点と、デジタルフィルタ部からのデジタル出力の動作
点とを一致させることで、前記誤差をなくし、前記ダイ
ナミックレンジの中心付近におけるＳＮを改善しつつ、
高精度なＡＤ変換を行うことができる。
一層のオフセットを与えるなどして、加算器の動作点を
移動させることでトーン性のノイズをデジタルフィルタ
部の周波数帯域外に押出しているけれども、それによっ
て量子化結果に前記オフセット分の僅かな誤差を生じ
る。そこで、補正手段によってデルタシグマ変調部の動
作点と、デジタルフィルタ部からのデジタル出力の動作
点とを一致させることで、前記誤差をなくし、前記ダイ
ナミックレンジの中心付近におけるＳＮを改善しつつ、
高精度なＡＤ変換を行うことができる。
【００２９】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図４に基づいて説明すれば、以下のとおりであ
る。
図１〜図４に基づいて説明すれば、以下のとおりであ
る。
【００３０】図１は、本発明の実施の一形態のデルタシ
グマ変調型のＡＤコンバータ２１の電気的構成を示すブ
ロック図である。このＡＤコンバータ２１は、大略的
に、電流−電圧変換等、前段のアナログ回路とのマッチ
ングを図るための前段アンプ２２と、前記前段アンプ２
２からの入力アナログ信号を所望とするデジタル出力の
周波数よりも高い周波数でオーバーサンプリングして量
子化データに変換するデルタシグマ変調部２３と、前記
デルタシグマ変調部２３からの量子化データの周波数帯
域を制限して出力することで、量子化ノイズを前記デジ
タル出力の周波数から除去するデジタルフィルタ部２４
と、参照電圧発生回路２５とを備えて構成されている。
グマ変調型のＡＤコンバータ２１の電気的構成を示すブ
ロック図である。このＡＤコンバータ２１は、大略的
に、電流−電圧変換等、前段のアナログ回路とのマッチ
ングを図るための前段アンプ２２と、前記前段アンプ２
２からの入力アナログ信号を所望とするデジタル出力の
周波数よりも高い周波数でオーバーサンプリングして量
子化データに変換するデルタシグマ変調部２３と、前記
デルタシグマ変調部２３からの量子化データの周波数帯
域を制限して出力することで、量子化ノイズを前記デジ
タル出力の周波数から除去するデジタルフィルタ部２４
と、参照電圧発生回路２５とを備えて構成されている。
【００３１】前記前段アンプ２２からデルタシグマ変調
部２３に入力されたアナログ信号は、後述するスイッチ
ＳＷ１から入力抵抗Ｒ１を介して加算器３１の反転入力
端に与えられる。この加算器３１の非反転入力端には、
参照電圧発生回路２５から、後述する参照電圧Ｖｒｅｆ
１が入力されている。前記参照電圧発生回路２５は、電
源電圧ＶＣＣを分圧する抵抗Ｒ１１，Ｒ１２およびその
分圧された電圧のボルテージホロア回路３２とを備えて
構成されており、前記参照電圧Ｖｒｅｆ１は前記前段ア
ンプ２２にも与えられる。
部２３に入力されたアナログ信号は、後述するスイッチ
ＳＷ１から入力抵抗Ｒ１を介して加算器３１の反転入力
端に与えられる。この加算器３１の非反転入力端には、
参照電圧発生回路２５から、後述する参照電圧Ｖｒｅｆ
１が入力されている。前記参照電圧発生回路２５は、電
源電圧ＶＣＣを分圧する抵抗Ｒ１１，Ｒ１２およびその
分圧された電圧のボルテージホロア回路３２とを備えて
構成されており、前記参照電圧Ｖｒｅｆ１は前記前段ア
ンプ２２にも与えられる。
【００３２】前記加算器３１の反転入力端にはまた、後
述する帰還回路（１ｂｉｔＤＡ変換部）３３から、量子
化結果のフィードバック値が入力される。したがって、
加算器３１は、前記入力アナログ信号と前記フィードバ
ック値との加算値と、前記参照電圧Ｖｒｅｆ１との差分
に対応した出力を導出する。前記出力は、積分器３４に
おいて積分された後、１ビット量子化器３５において、
基準電圧源３６からの量子化の基準電圧Ｖｒｅｆ２とレ
ベル弁別されることで量子化される。
述する帰還回路（１ｂｉｔＤＡ変換部）３３から、量子
化結果のフィードバック値が入力される。したがって、
加算器３１は、前記入力アナログ信号と前記フィードバ
ック値との加算値と、前記参照電圧Ｖｒｅｆ１との差分
に対応した出力を導出する。前記出力は、積分器３４に
おいて積分された後、１ビット量子化器３５において、
基準電圧源３６からの量子化の基準電圧Ｖｒｅｆ２とレ
ベル弁別されることで量子化される。
【００３３】前記１ビット量子化器１５での量子化結果
であるＰＤＭ信号は、遅延器３７に入力され、図示しな
いクロック信号源からのサンプリングクロックに応答し
て、前記デジタルフィルタ部２４および帰還回路３３へ
出力される。この遅延器３７での遅延時間の最大値は、
たとえばサンプリング周波数を５．３ＭＨｚとすると、
その１サンプリング周期である１８０ｎｓｅｃである。
前記デジタルフィルタ部２４にも同様に前記サンプリン
グクロックが入力されており、したがって前記１ビット
量子化器３５からのＰＤＭ信号は、遅延器３７におい
て、該デジタルフィルタ部２４の取込みタイミングに合
わせて出力される。
であるＰＤＭ信号は、遅延器３７に入力され、図示しな
いクロック信号源からのサンプリングクロックに応答し
て、前記デジタルフィルタ部２４および帰還回路３３へ
出力される。この遅延器３７での遅延時間の最大値は、
たとえばサンプリング周波数を５．３ＭＨｚとすると、
その１サンプリング周期である１８０ｎｓｅｃである。
前記デジタルフィルタ部２４にも同様に前記サンプリン
グクロックが入力されており、したがって前記１ビット
量子化器３５からのＰＤＭ信号は、遅延器３７におい
て、該デジタルフィルタ部２４の取込みタイミングに合
わせて出力される。
【００３４】前記デジタルフィルタ部２４は、前記ＰＤ
Ｍ信号の高周波成分を取除き、必要な帯域成分のみを取
り出す帯域制限機能と、１ビットデジタル信号をマルチ
ビットデジタル信号に変換する機能とを有する。
Ｍ信号の高周波成分を取除き、必要な帯域成分のみを取
り出す帯域制限機能と、１ビットデジタル信号をマルチ
ビットデジタル信号に変換する機能とを有する。
【００３５】前記帰還回路３３は帰還抵抗Ｒ２などから
成り、該帰還回路３３、前記加算器３１および１ビット
量子化器３５などによって、前記遅延器３７からのＰＤ
Ｍ信号は平均化されて負帰還される。こうして、遅延器
３７から出力されるＰＤＭ信号の平均値電圧が常に入力
アナログ信号に追従するようなフィードバック回路が形
成されている。
成り、該帰還回路３３、前記加算器３１および１ビット
量子化器３５などによって、前記遅延器３７からのＰＤ
Ｍ信号は平均化されて負帰還される。こうして、遅延器
３７から出力されるＰＤＭ信号の平均値電圧が常に入力
アナログ信号に追従するようなフィードバック回路が形
成されている。
【００３６】図２は、上述のように構成されるＡＤコン
バータ２１の具体的構成を示すブロック図であり、特に
前記加算器３１、積分器３４、１ビット量子化器３５お
よび遅延器３７の構成を示す。前記加算器３１と積分器
３４とは、オペアンプ２６で兼用されている。また、前
記１ビット量子化器３５と遅延器３７とは、Ｄフリップ
フロップ２７で兼用されている。
バータ２１の具体的構成を示すブロック図であり、特に
前記加算器３１、積分器３４、１ビット量子化器３５お
よび遅延器３７の構成を示す。前記加算器３１と積分器
３４とは、オペアンプ２６で兼用されている。また、前
記１ビット量子化器３５と遅延器３７とは、Ｄフリップ
フロップ２７で兼用されている。
【００３７】前記オペアンプ２６の非反転入力端には、
前記参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１
が、コンデンサＣ１で安定化されて入力されている。一
方、加算器３１の反転入力端には、入力抵抗Ｒ１を介す
る入力アナログ信号と、前記帰還回路３３を構成する帰
還抵抗Ｒ２を介する前記フィードバック値とが加算され
て入力されるとともに、該オペアンプ２６の出力がコン
デンサＣ２，Ｃ３を介して負帰還される。前記コンデン
サＣ２，Ｃ３の接続点は抵抗Ｒ３を介して接地されてい
る。したがって、該オペアンプ２６は、前記コンデンサ
Ｃ２，Ｃ３および抵抗Ｒ３によって２次の積分器を形成
する。
前記参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１
が、コンデンサＣ１で安定化されて入力されている。一
方、加算器３１の反転入力端には、入力抵抗Ｒ１を介す
る入力アナログ信号と、前記帰還回路３３を構成する帰
還抵抗Ｒ２を介する前記フィードバック値とが加算され
て入力されるとともに、該オペアンプ２６の出力がコン
デンサＣ２，Ｃ３を介して負帰還される。前記コンデン
サＣ２，Ｃ３の接続点は抵抗Ｒ３を介して接地されてい
る。したがって、該オペアンプ２６は、前記コンデンサ
Ｃ２，Ｃ３および抵抗Ｒ３によって２次の積分器を形成
する。
【００３８】前記オペアンプ２６の積分出力は、前記Ｄ
フリップフロップ２７のデータ入力端Ｄに与えられる。
このＤフリップフロップ２７は、前記サンプリングクロ
ックのタイミングで前記データ入力端Ｄのレベルを取込
んで、前記電源電圧ＶＣＣを分圧するなどして作成され
る前記基準電圧Ｖｒｅｆ２でレベル弁別する。したがっ
て、量子化結果は前記サンプリングクロックのタイミン
グで更新されて、すなわちデジタルフィルタ部２４の取
込みタイミングまで遅延されて出力される。
フリップフロップ２７のデータ入力端Ｄに与えられる。
このＤフリップフロップ２７は、前記サンプリングクロ
ックのタイミングで前記データ入力端Ｄのレベルを取込
んで、前記電源電圧ＶＣＣを分圧するなどして作成され
る前記基準電圧Ｖｒｅｆ２でレベル弁別する。したがっ
て、量子化結果は前記サンプリングクロックのタイミン
グで更新されて、すなわちデジタルフィルタ部２４の取
込みタイミングまで遅延されて出力される。
【００３９】上述のように構成されるＡＤコンバータ２
１において、注目すべきは、参照電圧発生回路２５は従
来の参照電圧発生回路５と同様に構成されるけれども、
前記参照電圧発生回路５からの参照電圧ｖｒｅｆ１が、
１ビットの出力デジタル信号（ＰＤＭ信号）における
「Ｈ」と「Ｌ」との密度を等しくするレベル、すなわち
ｖｒｅｆ１＝ＰＶａｖｇ５０％であったのに対して、該
参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１は、前
記「Ｈ」と「Ｌ」との密度を等しくするレベルからずれ
て、すなわちＶｒｅｆ１≠ＰＶａｖｇ５０％に選ばれて
いることである。
１において、注目すべきは、参照電圧発生回路２５は従
来の参照電圧発生回路５と同様に構成されるけれども、
前記参照電圧発生回路５からの参照電圧ｖｒｅｆ１が、
１ビットの出力デジタル信号（ＰＤＭ信号）における
「Ｈ」と「Ｌ」との密度を等しくするレベル、すなわち
ｖｒｅｆ１＝ＰＶａｖｇ５０％であったのに対して、該
参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１は、前
記「Ｈ」と「Ｌ」との密度を等しくするレベルからずれ
て、すなわちＶｒｅｆ１≠ＰＶａｖｇ５０％に選ばれて
いることである。
【００４０】具体的には、前記参照電圧Ｖｒｅｆ１は、
出力デジタル信号に含まれるトーン性のノイズを前記デ
ジタルフィルタ部２４の周波数帯域外に変移することが
できる電圧を±ΔＶとするとき、ＶＣＣ／２±ΔＶに選
ばれる。すなわち、前述の式１，２から理解されるよう
に、ΔＶが前記ＶＣＣ／２に近付く程、トーン成分の周
波数が低くなるので、たとえば前記式１，２と同様に、
ＶＣＣ＝３Ｖ、ｆｓ＝６ＭＨｚとし、デジタルフィルタ
部２４のカットオフ周波数を１００ｋＨｚとするとき、 ΔＶ＝（１００×１０3 ）×（０．５×１０-6）＝５０ｍＶ …（３） とすることで、トーン性のノイズをデジタルフィルタ部
２４の周波数帯域外に変移することができる。
出力デジタル信号に含まれるトーン性のノイズを前記デ
ジタルフィルタ部２４の周波数帯域外に変移することが
できる電圧を±ΔＶとするとき、ＶＣＣ／２±ΔＶに選
ばれる。すなわち、前述の式１，２から理解されるよう
に、ΔＶが前記ＶＣＣ／２に近付く程、トーン成分の周
波数が低くなるので、たとえば前記式１，２と同様に、
ＶＣＣ＝３Ｖ、ｆｓ＝６ＭＨｚとし、デジタルフィルタ
部２４のカットオフ周波数を１００ｋＨｚとするとき、 ΔＶ＝（１００×１０3 ）×（０．５×１０-6）＝５０ｍＶ …（３） とすることで、トーン性のノイズをデジタルフィルタ部
２４の周波数帯域外に変移することができる。
【００４１】したがって、デルタシグマ変調部２３での
量子化結果のフィードバック値を前記入力アナログ信号
に加算する加算器３１において、その加算された信号
と、出力デジタル信号における「Ｈ」と「Ｌ」との密度
が等しくなるような参照電圧Ｖｒｅｆ１との差分を求め
るにあたって、前記参照電圧Ｖｒｅｆ１に±ΔＶのオフ
セットを持たせることで、該加算器３１の動作点を移動
させ、トーン性のノイズを前記デジタルフィルタ部２４
の周波数帯域外に押出させることができる。こうして、
ＳＮや歪みなどのＡＤコンバータの特性を劣化させるこ
となく、トーン性のノイズを除去することができる。
量子化結果のフィードバック値を前記入力アナログ信号
に加算する加算器３１において、その加算された信号
と、出力デジタル信号における「Ｈ」と「Ｌ」との密度
が等しくなるような参照電圧Ｖｒｅｆ１との差分を求め
るにあたって、前記参照電圧Ｖｒｅｆ１に±ΔＶのオフ
セットを持たせることで、該加算器３１の動作点を移動
させ、トーン性のノイズを前記デジタルフィルタ部２４
の周波数帯域外に押出させることができる。こうして、
ＳＮや歪みなどのＡＤコンバータの特性を劣化させるこ
となく、トーン性のノイズを除去することができる。
【００４２】また、前記トーン性のノイズの除去を、前
記抵抗Ｒ１１，Ｒ１２によって前記参照電圧Ｖｒｅｆ１
を調整するだけで、該ＡＤコンバータ２１の構成自体に
は、既存の構成に何らの変更無く実現することができ
る。
記抵抗Ｒ１１，Ｒ１２によって前記参照電圧Ｖｒｅｆ１
を調整するだけで、該ＡＤコンバータ２１の構成自体に
は、既存の構成に何らの変更無く実現することができ
る。
【００４３】さらにまた、前記デジタルフィルタ部２４
は、フィルタ３８と、オフセットレジスタ３９と、減算
器４０とスイッチＳＷ２とを備えて構成される。これに
対応して、前記デルタシグマ変調部２３には前記スイッ
チＳＷ１が設けられている。これらのスイッチＳＷ１，
ＳＷ２は、図示しない制御回路からのオフセットキャン
セル制御信号によって、相互に連動して切換え制御され
る。
は、フィルタ３８と、オフセットレジスタ３９と、減算
器４０とスイッチＳＷ２とを備えて構成される。これに
対応して、前記デルタシグマ変調部２３には前記スイッ
チＳＷ１が設けられている。これらのスイッチＳＷ１，
ＳＷ２は、図示しない制御回路からのオフセットキャン
セル制御信号によって、相互に連動して切換え制御され
る。
【００４４】上述のように、デルタシグマ変調部２３に
おける加算器３１の動作点は前記参照電圧Ｖｒｅｆ１で
あるのに対して、デジタルフィルタ部２４の基準電圧は
該参照電圧Ｖｒｅｆ１とはずれて構成されるので、量子
化結果には前記±ΔＶのオフセット電圧成分が含まれて
いる。そこで、このような誤差成分を除去するためにキ
ャリブレーションが実行される。
おける加算器３１の動作点は前記参照電圧Ｖｒｅｆ１で
あるのに対して、デジタルフィルタ部２４の基準電圧は
該参照電圧Ｖｒｅｆ１とはずれて構成されるので、量子
化結果には前記±ΔＶのオフセット電圧成分が含まれて
いる。そこで、このような誤差成分を除去するためにキ
ャリブレーションが実行される。
【００４５】すなわち、キャリブレーション動作時に
は、加算器３１にはスイッチＳＷ１によって前記参照電
圧発生回路２５からの参照電圧Ｖｒｅｆ１が与えられ、
スイッチＳＷ２によってフィルタ３８からのデジタル出
力はオフセットレジスタ３９に入力される。したがっ
て、上述のように参照電圧Ｖｒｅｆ１に与えられたオフ
セットによってデジタル出力に生じた前記誤差成分がオ
フセットレジスタ３９に記憶されることになる。
は、加算器３１にはスイッチＳＷ１によって前記参照電
圧発生回路２５からの参照電圧Ｖｒｅｆ１が与えられ、
スイッチＳＷ２によってフィルタ３８からのデジタル出
力はオフセットレジスタ３９に入力される。したがっ
て、上述のように参照電圧Ｖｒｅｆ１に与えられたオフ
セットによってデジタル出力に生じた前記誤差成分がオ
フセットレジスタ３９に記憶されることになる。
【００４６】一方、通常動作のノーマルモードでは、加
算器３１にはスイッチＳＷ１によって前記前段アンプ２
２から入力アナログ信号が与えられ、スイッチＳＷ２に
よってフィルタ３８からのデジタル出力は減算器４０に
入力される。減算器４０では、前記フィルタ３８からの
デジタル出力から、前記オフセットレジスタ３９に記憶
されている誤差分が減算されて出力される。こうして、
無入力時のデジタル出力が「０」に較正される。
算器３１にはスイッチＳＷ１によって前記前段アンプ２
２から入力アナログ信号が与えられ、スイッチＳＷ２に
よってフィルタ３８からのデジタル出力は減算器４０に
入力される。減算器４０では、前記フィルタ３８からの
デジタル出力から、前記オフセットレジスタ３９に記憶
されている誤差分が減算されて出力される。こうして、
無入力時のデジタル出力が「０」に較正される。
【００４７】したがって、上述のように加算器３１の前
記動作点を移動させることでトーン性のノイズを除去す
ることによって生じる僅かな誤差を補償することがで
き、高精度なＡＤ変換を行うことができる。
記動作点を移動させることでトーン性のノイズを除去す
ることによって生じる僅かな誤差を補償することがで
き、高精度なＡＤ変換を行うことができる。
【００４８】前記キャリブレーション動作は、電源投入
時等の任意のタイミングで行われればよい。また、ＤＣ
のオフセットがあっても問題ない場合は、上述のような
オフセットキャンセル機能は省略されてもよい。
時等の任意のタイミングで行われればよい。また、ＤＣ
のオフセットがあっても問題ない場合は、上述のような
オフセットキャンセル機能は省略されてもよい。
【００４９】図３は上述のように構成されるＡＤコンバ
ータ２１の無入力時におけるノイズスペクトラム波形を
示すグラフであり、図４は微弱信号入力時におけるノイ
ズスペクトラム波形を示すグラフである。前記図１０お
よび図１１とそれぞれ比較して明らかなように、特定の
周波数に現れていたピーク成分が解消されていることが
理解される。
ータ２１の無入力時におけるノイズスペクトラム波形を
示すグラフであり、図４は微弱信号入力時におけるノイ
ズスペクトラム波形を示すグラフである。前記図１０お
よび図１１とそれぞれ比較して明らかなように、特定の
周波数に現れていたピーク成分が解消されていることが
理解される。
【００５０】本発明の実施の他の形態について、図５に
基づいて説明すれば、以下のとおりである。
基づいて説明すれば、以下のとおりである。
【００５１】図５は、本発明の実施の他の形態のデルタ
シグマ変調型のＡＤコンバータ４１の電気的構成を示す
ブロック図である。このＡＤコンバータ４１は、前述の
ＡＤコンバータ２１に類似し、対応する部分には同一の
参照符号を付して、その説明を省略する。注目すべき
は、このＡＤコンバータ２１では、参照電圧発生回路４
５は、従来の参照電圧発生回路５と同様に、抵抗Ｒ１１
ａ，Ｒ１２ａによって、１ビットの出力デジタル信号に
おける「Ｈ」と「Ｌ」との密度を等しくするレベル、す
なわちｖｒｅｆ１＝ＰＶａｖｇ５０％を作成しており、
これに対してデルタシグマ変調部４３では、加算器３１
と遅延器３７とが、相互に異なる電源電圧ＶＣＣ１，Ｖ
ＣＣ２で動作されることである。
シグマ変調型のＡＤコンバータ４１の電気的構成を示す
ブロック図である。このＡＤコンバータ４１は、前述の
ＡＤコンバータ２１に類似し、対応する部分には同一の
参照符号を付して、その説明を省略する。注目すべき
は、このＡＤコンバータ２１では、参照電圧発生回路４
５は、従来の参照電圧発生回路５と同様に、抵抗Ｒ１１
ａ，Ｒ１２ａによって、１ビットの出力デジタル信号に
おける「Ｈ」と「Ｌ」との密度を等しくするレベル、す
なわちｖｒｅｆ１＝ＰＶａｖｇ５０％を作成しており、
これに対してデルタシグマ変調部４３では、加算器３１
と遅延器３７とが、相互に異なる電源電圧ＶＣＣ１，Ｖ
ＣＣ２で動作されることである。
【００５２】前記積分器３４、１ビット量子化器３５お
よび参照電圧発生回路４５のアナログ回路は、前記加算
器３１と同様の電源電圧ＶＣＣ１で動作され、前記デジ
タルフィルタ部２４は、前記遅延器３７と同様の電源電
圧ＶＣＣ２で動作される。そして、前記電圧±ΔＶに対
して、 ｜ΔＶ｜＝（ＶＣＣ１／２）−（ＶＣＣ２／２） …（４） を満足すればよい。
よび参照電圧発生回路４５のアナログ回路は、前記加算
器３１と同様の電源電圧ＶＣＣ１で動作され、前記デジ
タルフィルタ部２４は、前記遅延器３７と同様の電源電
圧ＶＣＣ２で動作される。そして、前記電圧±ΔＶに対
して、 ｜ΔＶ｜＝（ＶＣＣ１／２）−（ＶＣＣ２／２） …（４） を満足すればよい。
【００５３】したがって、このようにアナログ回路用と
デジタル回路用との相互に異なる電源電圧ＶＣＣ１，Ｖ
ＣＣ２を有し、上式を満足する構成であれば、各回路の
電源への接続の変更だけで、前述のように加算器３１の
動作点を移動させ、前記トーン性のノイズの除去を容易
に実現することができる。
デジタル回路用との相互に異なる電源電圧ＶＣＣ１，Ｖ
ＣＣ２を有し、上式を満足する構成であれば、各回路の
電源への接続の変更だけで、前述のように加算器３１の
動作点を移動させ、前記トーン性のノイズの除去を容易
に実現することができる。
【００５４】本発明の実施のさらに他の形態について、
図６〜図８に基づいて説明すれば、以下のとおりであ
る。
図６〜図８に基づいて説明すれば、以下のとおりであ
る。
【００５５】図６は、本発明の実施のさらに他の形態の
デルタシグマ変調型のＡＤコンバータ５１の電気的構成
を示すブロック図である。このＡＤコンバータ５１は、
前述のＡＤコンバータ２１，４１に類似し、対応する部
分には同一の参照符号を付して、その説明を省略する。
注目すべきは、このＡＤコンバータ２１では、従来のＡ
Ｄコンバータ１と同様に、１ビットの出力デジタル信号
における「Ｈ」と「Ｌ」との密度を等しくする参照電圧
ｖｒｅｆ１を用いるとともに、単一の電源電圧ＶＣＣを
用い、しかしながらデルタシグマ変調部５３では遅延器
５７の出力電圧を、図７で示すように、本来の中心電圧
（ＶＣＣ／２）から、「Ｈ」出力に対応したハイレベル
側の電圧と、「Ｌ」出力に対応したローレベル側の電圧
とで非対称とすることで、加算器３１の動作点を移動さ
せ、前記トーン性のノイズを前記デジタルフィルタ部２
４の周波数帯域外に押出させることである。
デルタシグマ変調型のＡＤコンバータ５１の電気的構成
を示すブロック図である。このＡＤコンバータ５１は、
前述のＡＤコンバータ２１，４１に類似し、対応する部
分には同一の参照符号を付して、その説明を省略する。
注目すべきは、このＡＤコンバータ２１では、従来のＡ
Ｄコンバータ１と同様に、１ビットの出力デジタル信号
における「Ｈ」と「Ｌ」との密度を等しくする参照電圧
ｖｒｅｆ１を用いるとともに、単一の電源電圧ＶＣＣを
用い、しかしながらデルタシグマ変調部５３では遅延器
５７の出力電圧を、図７で示すように、本来の中心電圧
（ＶＣＣ／２）から、「Ｈ」出力に対応したハイレベル
側の電圧と、「Ｌ」出力に対応したローレベル側の電圧
とで非対称とすることで、加算器３１の動作点を移動さ
せ、前記トーン性のノイズを前記デジタルフィルタ部２
４の周波数帯域外に押出させることである。
【００５６】図８は、その遅延器５７の出力段をＦＥＴ
モデルで説明する電気回路図である。ｖｒｅｆ１＝ＶＣ
Ｃ／２の条件で説明している。前記出力段は、プッシュ
プルのＦＥＴＱ１，Ｑ２とそれらの内部抵抗ＲＯＨ，Ｒ
ＯＬとが、前記電源電圧ＶＣＣの電源ラインとＧＮＤラ
インとの間に直列に介在されて構成されている。また、
前記帰還抵抗Ｒ２から加算器３１の入力段およびデジタ
ルフィルタ部２４のフィルタ３８などが負荷ＲＬＨ，Ｒ
ＬＬとなる。
モデルで説明する電気回路図である。ｖｒｅｆ１＝ＶＣ
Ｃ／２の条件で説明している。前記出力段は、プッシュ
プルのＦＥＴＱ１，Ｑ２とそれらの内部抵抗ＲＯＨ，Ｒ
ＯＬとが、前記電源電圧ＶＣＣの電源ラインとＧＮＤラ
インとの間に直列に介在されて構成されている。また、
前記帰還抵抗Ｒ２から加算器３１の入力段およびデジタ
ルフィルタ部２４のフィルタ３８などが負荷ＲＬＨ，Ｒ
ＬＬとなる。
【００５７】したがって、ハイ側出力の場合はＰ型のＦ
ＥＴＱ１がＯＮし、該ＦＥＴＱ１および内部抵抗ＲＯＨ
から電流ＩＯＨが出力され、その電流ＩＯＨと、負荷抵
抗ＲＬＨを流れる電流ＩＲＯＨとによって、ハイ側の出
力電圧ＶＯＨが決定される。同様に、ロー側出力の場合
はＮ型のＦＥＴＱ２がＯＮし、該ＦＥＴＱ２および内部
抵抗ＲＯＬに電流ＩＯＬが吸込まれる。その電流ＩＯＬ
と、負荷抵抗ＲＬＬを流れる電流ＩＲＯＬとによって、
ロー側の出力電圧ＶＯＬが決定される。
ＥＴＱ１がＯＮし、該ＦＥＴＱ１および内部抵抗ＲＯＨ
から電流ＩＯＨが出力され、その電流ＩＯＨと、負荷抵
抗ＲＬＨを流れる電流ＩＲＯＨとによって、ハイ側の出
力電圧ＶＯＨが決定される。同様に、ロー側出力の場合
はＮ型のＦＥＴＱ２がＯＮし、該ＦＥＴＱ２および内部
抵抗ＲＯＬに電流ＩＯＬが吸込まれる。その電流ＩＯＬ
と、負荷抵抗ＲＬＬを流れる電流ＩＲＯＬとによって、
ロー側の出力電圧ＶＯＬが決定される。
【００５８】すなわち、
ＶＯＨ＝ＲＬＬ（ＩＯＨ＋ＩＲＯＨ） …（５）
ＶＯＬ＝ＶＣＣ−ＲＬＨ（ＩＯＬ＋ＩＲＯＬ） …（６）
となり、また、前記出力電圧ＶＯＨの電源電圧ＶＣＣか
らの降下分ΔＶＨは、 ΔＶＨ＝ＶＣＣ−ＶＯＨ＝ＶＣＣ−ＲＬＬ（ＩＯＨ＋ＩＲＯＨ） …（７） となる。
らの降下分ΔＶＨは、 ΔＶＨ＝ＶＣＣ−ＶＯＨ＝ＶＣＣ−ＲＬＬ（ＩＯＨ＋ＩＲＯＨ） …（７） となる。
【００５９】したがって、ΔＶＨ＝ＶＯＬ、すなわちＲ
ＬＬ＝ＲＬＨ、かつＲＯＨ＝ＲＯＬであれば、ＰＶａｖ
ｇ５０％＝ＶＣＣ／２＝ｖｒｅｆ１となり、トーン性の
ノイズが発生する。このため、ＰＶａｖｇ５０％≠ＶＣ
Ｃ／２とならないように、ＲＯＨ／ＲＬＬおよびＲＯＬ
／ＲＬＬの関係を変え、△ＶＨ≠ＶＯＬの条件にならな
いようにすればよい。このようにしてもまた、トーン性
のノイズの発生帯域をデジタルフィルタ部２４の周波数
帯域外へ変移させることができる。また、負荷抵抗ＲＬ
Ｈ，ＲＬＬ等の調整だけで対応することができ、容易に
対応することができる。さらにまた、前記参照電圧ｖｒ
ｅｆ１の変更が無いので、システム上の制約が少なく実
現することができる。
ＬＬ＝ＲＬＨ、かつＲＯＨ＝ＲＯＬであれば、ＰＶａｖ
ｇ５０％＝ＶＣＣ／２＝ｖｒｅｆ１となり、トーン性の
ノイズが発生する。このため、ＰＶａｖｇ５０％≠ＶＣ
Ｃ／２とならないように、ＲＯＨ／ＲＬＬおよびＲＯＬ
／ＲＬＬの関係を変え、△ＶＨ≠ＶＯＬの条件にならな
いようにすればよい。このようにしてもまた、トーン性
のノイズの発生帯域をデジタルフィルタ部２４の周波数
帯域外へ変移させることができる。また、負荷抵抗ＲＬ
Ｈ，ＲＬＬ等の調整だけで対応することができ、容易に
対応することができる。さらにまた、前記参照電圧ｖｒ
ｅｆ１の変更が無いので、システム上の制約が少なく実
現することができる。
【００６０】なお、前記各ＡＤコンバータ２１，４１，
５１における手法は、何れもＶｒｅｆ≠ＰＶａｖｇ５０
％を満足するもので、周辺回路の構成等に適応して、こ
れらの手法が１つまたは任意に組合わせて使用されても
よい。また、積分器３４の次数とは関係ないので、３次
以上のデルタシグマ型ＡＤコンバーターでも応用するこ
とが可能である。
５１における手法は、何れもＶｒｅｆ≠ＰＶａｖｇ５０
％を満足するもので、周辺回路の構成等に適応して、こ
れらの手法が１つまたは任意に組合わせて使用されても
よい。また、積分器３４の次数とは関係ないので、３次
以上のデルタシグマ型ＡＤコンバーターでも応用するこ
とが可能である。
【００６１】ここで、特開平７−１４３００６号公報に
は、積分器の入力側に、前記入力アナログ信号のＤＣ成
分よりも大きなＤＣオフセット電圧を加えることで、前
記トーン性のノイズをデジタルフィルタの帯域外に移動
させ、該トーン性のノイズがデジタル出力に現れないよ
うにすることが記載されている。しかしながら、この従
来技術では、新たに、前記ＤＣオフセット電圧の印加手
段が必要になる。
は、積分器の入力側に、前記入力アナログ信号のＤＣ成
分よりも大きなＤＣオフセット電圧を加えることで、前
記トーン性のノイズをデジタルフィルタの帯域外に移動
させ、該トーン性のノイズがデジタル出力に現れないよ
うにすることが記載されている。しかしながら、この従
来技術では、新たに、前記ＤＣオフセット電圧の印加手
段が必要になる。
【００６２】
【発明の効果】本発明のデルタシグマ型ＡＤコンバータ
は、以上のように、入力アナログ信号が、１ビットの出
力デジタル信号（ＰＤＭ信号）における「Ｈ」と「Ｌ」
との密度が等しくなるレベルである動作点付近のレベル
となる無入力時および微弱信号入力時である場合は、デ
ルタシグマ変調部での何らかの微小なオフセットなどに
よって、出力デジタル信号には、特定の周波数やその高
調波の成分によるトーン性のノイズが現れることがあ
り、そのノイズは前記オフセットなどが小さくなる程、
周波数が低くなるるので、変移手段が、前記入力アナロ
グ信号に一層のオフセットを与えるなどして、量子化結
果のフィードバック値を前記入力アナログ信号に加算す
る加算器の前記動作点を変移させ、前記トーン性のノイ
ズを前記デジタルフィルタ部の周波数帯域外に押出し、
除去させる。
は、以上のように、入力アナログ信号が、１ビットの出
力デジタル信号（ＰＤＭ信号）における「Ｈ」と「Ｌ」
との密度が等しくなるレベルである動作点付近のレベル
となる無入力時および微弱信号入力時である場合は、デ
ルタシグマ変調部での何らかの微小なオフセットなどに
よって、出力デジタル信号には、特定の周波数やその高
調波の成分によるトーン性のノイズが現れることがあ
り、そのノイズは前記オフセットなどが小さくなる程、
周波数が低くなるるので、変移手段が、前記入力アナロ
グ信号に一層のオフセットを与えるなどして、量子化結
果のフィードバック値を前記入力アナログ信号に加算す
る加算器の前記動作点を変移させ、前記トーン性のノイ
ズを前記デジタルフィルタ部の周波数帯域外に押出し、
除去させる。
【００６３】それゆえ、ＳＮや歪みなどのＡＤコンバー
タの特性を劣化させることなく、トーン性のノイズを除
去することができる。
タの特性を劣化させることなく、トーン性のノイズを除
去することができる。
【００６４】また、本発明のデルタシグマ型ＡＤコンバ
ータは、以上のように、前記変移手段を、デルタシグマ
変調部における加算器の参照電圧にオフセットを持たせ
ることで実現する。
ータは、以上のように、前記変移手段を、デルタシグマ
変調部における加算器の参照電圧にオフセットを持たせ
ることで実現する。
【００６５】それゆえ、前記参照電圧を調整するだけ
で、ＡＤコンバータの構成自体には、既存の構成に何ら
の変更無く実現することができる。
で、ＡＤコンバータの構成自体には、既存の構成に何ら
の変更無く実現することができる。
【００６６】さらにまた、本発明のデルタシグマ型ＡＤ
コンバータは、以上のように、前記変移手段を、デルタ
シグマ変調部での量子化結果をデジタルフィルタ部の取
込みタイミングに合わせて出力する遅延器と、前記加算
器とを相互に異なる電源電圧で動作させることで実現す
る。
コンバータは、以上のように、前記変移手段を、デルタ
シグマ変調部での量子化結果をデジタルフィルタ部の取
込みタイミングに合わせて出力する遅延器と、前記加算
器とを相互に異なる電源電圧で動作させることで実現す
る。
【００６７】それゆえ、たとえばデジタル回路用とアナ
ログ回路用とのように、相互に異なる電源電圧を有する
構成であれば、各回路の電源への接続の変更だけで、容
易に実現することができる。
ログ回路用とのように、相互に異なる電源電圧を有する
構成であれば、各回路の電源への接続の変更だけで、容
易に実現することができる。
【００６８】また、本発明のデルタシグマ型ＡＤコンバ
ータは、以上のように、前記変移手段を、デルタシグマ
変調部における遅延器からデジタルフィルタ部への出力
電圧を非対称とすることで実現する。
ータは、以上のように、前記変移手段を、デルタシグマ
変調部における遅延器からデジタルフィルタ部への出力
電圧を非対称とすることで実現する。
【００６９】それゆえ、前記遅延器の出力段の抵抗等の
調整だけで対応することができ、容易に対応することが
できる。また、前記参照電圧の変更が無いので、システ
ム上の制約が少なく実現することができる。
調整だけで対応することができ、容易に対応することが
できる。また、前記参照電圧の変更が無いので、システ
ム上の制約が少なく実現することができる。
【００７０】さらにまた、本発明のデルタシグマ型ＡＤ
コンバータは、以上のように、入力アナログ信号に一層
のオフセットを与えるなどして、加算器の動作点を移動
させることでトーン性のノイズをデジタルフィルタ部の
周波数帯域外に押出しているので、それによって量子化
結果に生じる前記オフセット分の僅かな誤差を、補正手
段がデルタシグマ変調部の動作点とデジタルフィルタ部
からのデジタル出力の動作点とを一致させることで除去
する。
コンバータは、以上のように、入力アナログ信号に一層
のオフセットを与えるなどして、加算器の動作点を移動
させることでトーン性のノイズをデジタルフィルタ部の
周波数帯域外に押出しているので、それによって量子化
結果に生じる前記オフセット分の僅かな誤差を、補正手
段がデルタシグマ変調部の動作点とデジタルフィルタ部
からのデジタル出力の動作点とを一致させることで除去
する。
【００７１】それゆえ、前記ダイナミックレンジの中心
付近におけるＳＮを改善しつつ、高精度なＡＤ変換を行
うことができる。
付近におけるＳＮを改善しつつ、高精度なＡＤ変換を行
うことができる。
【図１】本発明の実施の一形態のデルタシグマ変調型の
ＡＤコンバータの電気的構成を示すブロック図である。
ＡＤコンバータの電気的構成を示すブロック図である。
【図２】図１で示すＡＤコンバータの具体的構成を示す
ブロック図である。
ブロック図である。
【図３】図１のＡＤコンバータの無入力時におけるノイ
ズスペクトラム波形を示すグラフである。
ズスペクトラム波形を示すグラフである。
【図４】図１のＡＤコンバータの微弱信号入力時におけ
るノイズスペクトラム波形を示すグラフである。
るノイズスペクトラム波形を示すグラフである。
【図５】本発明の実施の他の形態のデルタシグマ変調型
のＡＤコンバータの電気的構成を示すブロック図であ
る。
のＡＤコンバータの電気的構成を示すブロック図であ
る。
【図６】本発明の実施のさらに他の形態のデルタシグマ
変調型のＡＤコンバータの電気的構成を示すブロック図
である。
変調型のＡＤコンバータの電気的構成を示すブロック図
である。
【図７】図６で示すＡＤコンバータの出力信号レベルを
説明するための波形図である。
説明するための波形図である。
【図８】図６で示すＡＤコンバータにおける遅延器の出
力段をＦＥＴモデルで説明する電気回路図である。
力段をＦＥＴモデルで説明する電気回路図である。
【図９】典型的な従来技術のデルタシグマ変調型のＡＤ
コンバータの電気的構成を示すブロック図である。
コンバータの電気的構成を示すブロック図である。
【図１０】図９のＡＤコンバータの無入力時におけるノ
イズスペクトラム波形を示すグラフである。
イズスペクトラム波形を示すグラフである。
【図１１】図９のＡＤコンバータの微弱信号入力時にお
けるノイズスペクトラム波形を示すグラフである。
けるノイズスペクトラム波形を示すグラフである。
２１，４１，５１ ＡＤコンバータ
２２ 前段アンプ
２３，４３，５３ デルタシグマ変調部
２４ デジタルフィルタ部
２５，４５ 参照電圧発生回路
２６ オペアンプ
２７ Ｄフリップフロップ
３１ 加算器
３２ ボルテージホロア回路
３３ 帰還回路
３４ 積分器
３５ １ビット量子化器
３６ 基準電圧源
３７，５７ 遅延器
３８ フィルタ
３９ オフセットレジスタ
４０ 減算器
Ｑ１，Ｑ２ ＦＥＴ
Ｒ１ 入力抵抗
Ｒ２ 帰還抵抗
Ｒ１１，Ｒ１２ 抵抗
Ｒ１１ａ，Ｒ１２ａ 抵抗
ＲＬＨ，ＲＬＬ 負荷抵抗
ＲＯＨ，ＲＯＬ 内部抵抗
ＳＷ１，ＳＷ２ スイッチ
Claims (5)
- 【請求項１】入力アナログ信号をオーバーサンプリング
し、量子化データに変換するデルタシグマ変調部と、前
記デルタシグマ変調部からの量子化データを周波数帯域
が制限されたデジタル出力に変換するデジタルフィルタ
部とを有するデルタシグマ型Ａ／Ｄコンバータにおい
て、 出力デジタル信号に含まれるトーン性のノイズが前記デ
ジタルフィルタ部の周波数帯域外になるように前記デル
タシグマ変調部の加算器の動作点を移動させる変移手段
を含むことを特徴とするデルタシグマ型ＡＤコンバー
タ。 - 【請求項２】前記変移手段を、前記デルタシグマ変調部
において、前記量子化結果のフィードバック値を前記入
力アナログ信号に加算する加算器に対する参照電圧を、
出力デジタル信号における「Ｈ」と「Ｌ」との密度が等
しくなる電圧からずれた電圧とすることで実現すること
を特徴とする請求項１記載のデルタシグマ型ＡＤコンバ
ータ。 - 【請求項３】前記変移手段を、前記デルタシグマ変調部
での量子化結果をデジタルフィルタ部の取込みタイミン
グに合わせて出力する遅延器と、前記加算器とを相互に
異なる電源電圧で動作させることで実現することを特徴
とする請求項１記載のデルタシグマ型ＡＤコンバータ。 - 【請求項４】前記変移手段を、前記デルタシグマ変調部
における遅延器から前記デジタルフィルタ部への出力電
圧を非対称とすることで実現することを特徴とする請求
項１記載のデルタシグマ型ＡＤコンバータ。 - 【請求項５】前記デジタルフィルタ部に補正手段を備
え、前記デルタシグマ変調部の動作点と、該デジタルフ
ィルタ部からのデジタル出力の動作点とを一致させるこ
とを特徴とする請求項１〜４の何れかに記載のデルタシ
グマ型ＡＤコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001359900A JP3824912B2 (ja) | 2001-11-26 | 2001-11-26 | デルタシグマ型ａｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001359900A JP3824912B2 (ja) | 2001-11-26 | 2001-11-26 | デルタシグマ型ａｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003163596A true JP2003163596A (ja) | 2003-06-06 |
| JP3824912B2 JP3824912B2 (ja) | 2006-09-20 |
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ID=19170810
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001359900A Expired - Fee Related JP3824912B2 (ja) | 2001-11-26 | 2001-11-26 | デルタシグマ型ａｄコンバータ |
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| Country | Link |
|---|---|
| JP (1) | JP3824912B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7289054B1 (en) | 2006-06-13 | 2007-10-30 | Toyota Jidosha Kabushiki Kaisha | Parallel oversampling algorithmic A/D converter and method of using the same |
| JP2008123549A (ja) * | 2008-02-04 | 2008-05-29 | Honda Motor Co Ltd | 制御装置 |
| JP2010056713A (ja) * | 2008-08-27 | 2010-03-11 | Nec Electronics Corp | Δς型アナログデジタル変換器 |
| US7847714B2 (en) | 2008-04-24 | 2010-12-07 | Renesas Electronics Corporation | ΔΣ-type A/D converter |
| JP2011097241A (ja) * | 2009-10-28 | 2011-05-12 | Renesas Electronics Corp | Δς型ａ／ｄ変換器 |
| JP2012165169A (ja) * | 2011-02-07 | 2012-08-30 | Renesas Electronics Corp | Ａ／ｄ変換器及び半導体装置 |
| JP2013500662A (ja) * | 2009-07-30 | 2013-01-07 | グループ・デ・エコール・デ・テレコミュニカシオン−エコール・ナショナル・シュペリュール・デ・テレコミュニカシオン | 特にマルチスタンダードなソフトウェア無線、および／またはコグニティブ無線の使用のための並列アナログ−デジタル変換器中のアナログ欠陥の訂正方法 |
| JP2015126378A (ja) * | 2013-12-26 | 2015-07-06 | オンキヨー株式会社 | 信号変調回路 |
| WO2019051211A1 (en) * | 2017-09-08 | 2019-03-14 | Knowles Electronics, Llc | NOISE MITIGATION FOR A DIGITAL MICROPHONE |
-
2001
- 2001-11-26 JP JP2001359900A patent/JP3824912B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2011097241A (ja) * | 2009-10-28 | 2011-05-12 | Renesas Electronics Corp | Δς型ａ／ｄ変換器 |
| US8223050B2 (en) | 2009-10-28 | 2012-07-17 | Renesas Electronics Corporation | Delta-sigma A/D converter |
| US9118341B2 (en) | 2009-10-28 | 2015-08-25 | Renesas Electronics Corporation | Delta-sigma A/D converter |
| JP2012165169A (ja) * | 2011-02-07 | 2012-08-30 | Renesas Electronics Corp | Ａ／ｄ変換器及び半導体装置 |
| JP2015126378A (ja) * | 2013-12-26 | 2015-07-06 | オンキヨー株式会社 | 信号変調回路 |
| WO2019051211A1 (en) * | 2017-09-08 | 2019-03-14 | Knowles Electronics, Llc | NOISE MITIGATION FOR A DIGITAL MICROPHONE |
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