JP2006507743A - パルス幅変調型ノイズシェーパ - Google Patents

Abstract

電力段（２６０）からのフィードバックを使用する、パルス幅変調型ノイズシェーパ（４１０）が記載されている。前記パルス幅変調された信号の形成は、電力段（２６０）の出力からのフィードバックを使用するデジタルノイズシェーパ（４１０）を適用することによって、なされる。従って、電力段（２６０）によって作成されるいかなるエラーも、自動的に訂正される。

Description

本発明は、パルス幅変調型ノイズシェーパに関する。前記のようなノイズシェーパは、例えば、オーディオ装置のデジタルアンプにおいて、スピーカシステムを駆動するのに使用されることができる。

図１Ａは、従来型の従来技術の装置を模式的に示しているブロック図である。このような従来型のデジタルオーディオアンプは、典型的には、ｚ領域において動作するノイズシェーパ１０を有し、該ノイズシェーパ１０には、再生されるべき最高周波数よりも数倍高いＰＷＭ繰り返し率で一様に、サンプリングする種類のパルス幅変調（ＰＭＷ）回路２０が後続している。デジタル信号Ｓ_ｉｎは、加算器１１の入力部において受け取られ、該加算器１１の出力部は、量子化器１２の入力部に結合されており、該量子化器１２は、前記ＰＷＭ信号のエッジが、所定時においてのみ発生することができるという事実により近似を表す。コンパレータ１３は、量子化器１２の入力信号と出力信号とを比較し、いかなる偏移又はエラーεも、有限インパルス応答（ＦＩＲ）フィルタ１４の入力部に結合され、該有限インパルス応答フィルタの出力部は、遅延素子１５を介して加算器１１に結合され、該遅延素子１５は、加算器１１が先行の計算サイクルに対応しているフィードバック信号Ｓ_ＦＢを受け取るように、フィードバック信号を十分に遅延させる。従って、量子化器１２によって生じるいかなるエラーも、ノイズシェーパ１０のフィードバック経路１６によって、訂正される。量子化器１２の出力信号Ｓ_ｎｓは、ＰＷＭ回路２０に供給され、該ＰＷＭ回路２０は、出力信号Ｓ_outを供給する。
この場合、ノイズシェーパ１０の、全体的なノイズ伝達関数ＮＴＦは、式（１）によって表されることができる。

ここで、Ｈ（ｚ）は、ｚ領域におけるフィルタ１４の伝達関数を表している。

この従来技術の設計の問題は、前記ＰＷＭ回路が非線形特性を有しており、この非線形特性は、良好な歪みの仕様及び良好なノイズの仕様を実現することが望まれている場合には、補償される必要があることにある。この従来技術の設計の更なる問題は、後続のＤ級電力段におけるエラーが、訂正されないことにある。

前記ＰＷＭ回路の非線形性を補償する１つの従来技術の取り組み方が、図１Ｂに示されている。この場合、エラー補償回路１７が、ノイズシェーパ１０に前置される。エラー補償回路１７は、ＰＷＭ回路２０によって生じる前記歪みのモデルを含んでおり、ノイズシェーピングの前に訂正手段を導入している。

この従来技術の設計の不利な点は、ノイズ復調が、前記ＰＷＭ回路における相互変調の結果として生じることである。興味のある帯域より上の帯域（例えば、音声帯域より上の帯域）は、ノイズシェープされた量子化ノイズの連続帯域を含む。ＰＷＭ繰り返し率ｆ_ＳＷ、並びに／又は前記ノイズの２つの周波数成分ｆ_１及びｆ_２のいずれかが、結合して相互変調周波数ｆ_Ｐ＝｜ｎ・ｆ_１＋ｍ・ｆ_２＋ｐ・ｆ_ＳＷ｜を形成し得る。ここで、ｎ、ｍ、ｐは、正及び／又は負の整数であって、周波数ｆ_Ｐは、前記興味のある帯域内に落ちる。このことは、適用されることができるノイズシェーピングの量を制限し、従って、実用上得られることができる信号対ノイズ比を制限する。

前記ＰＷＭ回路の非線形性を補償する、他の従来技術の取り組み方が、図１Ｃ内に示されている。この場合、エラー補償回路１８が、ノイズシェーパ１０の内側において、量子化器１２の出力部に配されている。エラー補償回路１８は、ＰＷＭ回路２０によって生じる前記歪みの低周波数部分のモデルを含んでおり、前記ノイズシェーパの出力信号Ｓ_ｎｓを、コンパレータ１３へフィードバックする前に、訂正手段を導入している。この配置によって、ＰＷＭ回路２０の、前記歪み及び前記相互変調の特性が、考慮に入れられることができ、高次のノイズシェーパの使用を可能にする。

この取り組み方の例は、例えば、米国特許第ＵＳ−Ａ−５，５４８，２８６号明細書に記載されている。

この従来技術の設計の不利な点は、前記モデルが高度に複雑であることである。

図１Ｂ及び１Ｃの前記従来技術の取り組み方に共通する不利な点は、これらは、ある程度まで、前記ＰＷＭ処理の非線形性による予測可能なエラーの補償をすることができるのみである一方で、これらのエラーが、本質的に予測不可能である場合に、後続のＤ級電力段において生じるエラーを補償することができないことにある。

本発明の目的は、前記ノイズシェーパに結合されている後続段におけるエラーを減少することができるＰＷＭノイズシェーパを提供することにある。

本発明は、添付した独立請求項によって規定される。添付した従属請求項は、有利な実施例を規定している。

前記パルス幅変調回路を、前記フィードバックループ内に組み込むことによって、この回路によって生じるエラーが補償される。実施例において、前記電力段も前記フィードバックループ内に含まれる。

従来技術のノイズシェーパの設計において、前記ＰＷＭ回路の出力信号Ｓ_ｏｕｔを受け取る電力出力段が配されることができる。前記電力出力段は、本質的に予測不可能であるエラーを生じ得る。上述したように、従来技術のノイズシェーパは、このようなエラーを補償することができない。本発明による実施例によれば、前記ノイズシェーパのフィードバック経路は、この電力出力段の前記出力信号、又はここから得られる信号を、自身の入力信号とする。

米国特許第ＵＳ−５，８９８，３４０号明細書には、一般論として、デジタル処理ユニットを有するＤ級アンプであって、該デジタル処理ユニットが、出力スイッチ用に訂正されたＰＷＭ駆動信号を供給するように、前記出力電圧から得られる信号を処理する、Ｄ級アンプが記載されている。しかしながら、この明細書には、前記デジタル処理ユニットがどのように動作するかは記載されていないことに留意されたい。

欧州特許第ＥＰ−１．１０４．０９４号明細書には、Ｄ級アンプ用の制御システムであって、スイッチング出力信号が、アナログからデジタルに変換され、前記制御システムの入力にフィードバックされる、制御システムが記載されていることに、更に留意されたい。しかしながら、Ａ／Ｄ変換の前に、前記信号は、前記興味のある周波数帯域の帯域幅に、常にフィルタリングされる。前記のようなフィルタの動作は、遅延を発生し、このフィルタの通過帯域の高周波数部分における効率的なエラー訂正を妨害する。更に、このシステムは、制御ループのような別個のセクションを有しており、該制御ループは、ノイズシェープパルス変調器を駆動し、該ノイズシェープパルス変調器は、前記電力段を制御する。前記のような設計において、前記変調器からの前記量子化ノイズは、該変調器自体のループ利得と、「外部制御ループ」の利得とによって減少されるのに対し、電力段のエラーは、前記外部制御ループの前記利得によってのみ減少される。対照的に、本発明の実施例は、パルス変調に対するノイズシェーパの役割と、前記出力段のエラーに対する制御ループの役割とを果たす、ただ１つの単一ループを使用している。

本発明によるパルス幅変調型ノイズシェーパは、例えば、Ｄ級オーディオアンプのような、電子装置において利用されることができる。これは、費用効果的で低電力消費であるＤ級アンプの使用を可能にすると同時に、優れた性能を実現する。

本発明の、これら及び他の見地、フィーチャ及び利点は、以下の本発明によるＰＷＭノイズシェーパの実施例の例の記載によって、添付図面を参照して、更に説明される。前記図面において、同一の符号は、同様又は類似の部分を示している。

本発明によるＰＷＭノイズシェーパの設計が、図２−３を参照して説明される。図２Ａは、ノイズシェーパ１１０を示している。このノイズシェーパ１１０は、加算器１１と、量子化器１２と、遅延素子１５を含むフィードバック経路１１６とを有する。このノイズシェーパ１１０を、図１Ａのノイズシェーパ１０と比較すると、コンパレータ１３及びフィルタ１４が省かれており、前記フィードバック経路１１６は、ノイズシェープされた出力信号Ｓ_ｎｓから得られるフィードバック信号Ｓ_ＦＢを、遅延素子１５を介して入力加算器１１にフィードバックしていることが、直ちに明らかになるであろう。加算器１１の入力において受け取られるデジタル信号Ｓ_ｉｎのサンプリング周波数は、アップサンプリングフィルタ又はサンプリングレートコンバータ（図示略）によって、ＰＷＭ繰り返し率に等しくされる。

更に、ノイズシェーパ１１０は、加算器１１の出力部と量子化器１２の入力部との間に結合された無限インパルス応答（ＩＩＲ）フィルタ１３０を有する。このフィルタ１３０は、以下の式（２）が満たされる場合に、ノイズシェーパ１１０のノイズ伝達関数が図１Ａのノイズシェーパ１０のノイズ伝達関数ＮＴＦに類似するように、設計されることができる。

ここで、Ｋ（ｚ）は、ＩＩＲフィルタ１３０の伝達関数を表している。

入力信号Ｓ_ｉｎの出力信号Ｓ_ｎｓに対する伝達関数は、もはや、図１Ａに示されているような従来技術のノイズシェーパと一致しないが、前記信号フィードバックループ内のフィルタ１３０によって影響を受けることに、留意されたい。当業者にとって明らかであるように、これを訂正するのに、訂正回路を、ノイズシェーパ１１０の入力部に前置することができる（簡潔さのために、図２内には示していない）。

ＩＩＲフィルタ１３０は、低域通過特性と長いインパルス応答とを有している。ＩＩＲフィルタ１３０を、ＰＷＭ繰り返し率ｆ_ｓｗよりも高いサンプリングレートにおいて動作させることも可能である。

適応ＩＩＲフィルタであって、実質的に、上述のフィルタとほぼ同一の絶対周波数応答及びインパルス応答を有するが、ＰＷＭ繰り返し率ｆ_ｓｗよりも高いサンプリング周波数において動作する、適応ＩＩＲフィルタを実現することが可能である。当業者にとって明らかであるように、これは、ＰＷＭ繰り返し率ｆ_ｓｗよりもｒ倍高い周波数において動作するので、「整合ｚ」変換と呼ばれ、前記適応ＩＩＲフィルタの極及び零点は、元のフィルタの極及び零点を、１／ｒ乗に上昇させることによって発見される。当業者にとって明らかであるように、利得補正は、ＤＣ利得を同一に保持するように、設定されることができる。

ノイズシェーパにおいて、（図１Ａの回路２０のような）ＰＷＭ回路は、ノイズシェーパ１１０の出力部に配されるであろう。前記ＰＷＭ回路は、ＰＷＭ出力サンプルを、ＰＷＭ繰り返し率ｆ_ｓｗと呼ばれるレートにおいて発生することができる。

例えば、６ビットが、前記出力サンプルのパルス幅を符号化するのに使用されている場合、２^６＝６４個の異なるパルス幅が、前記ＰＷＭ回路によって発生されることができる。これは、ＰＷＭ繰り返し率ｆ_ｓｗの６４倍のクロック周波数ｆ_ｃｋを使用することによって行われることができる。０〜６４個のクロック期間のパルス幅を選択することによって、所望の数の、異なるパルス幅が、このＰＷＭ回路によって発生されることができる。前記のようなＰＷＭ回路は、図２Ａの量子化器１２の役割も果たし、この場合には、別個の量子化器は必要ではない。

ＩＩＲフィルタ１３０を、ＰＷＭ繰り返し率ｆ_ｓｗよりも高いサンプリングレートにおいて動作させることが可能であるので、ＩＩＲフィルタ１３０の動作周波数を、前記ＰＷＭ回路のクロック周波数ｆ_ｃｋに等しくなるように選択することができ、ＰＷＭ回路２２０を、前記ノイズシェーパの前記フィードバックループ内に置くことによって、前記ノイズシェーパを有するＰＷＭ回路を含むことができる。重要な利点は、前記ノイズシェーパのフィードバック経路１１６は、従来技術における場合のようにエラー信号ではなく、ＰＷＭ回路の出力信号Ｓ_ｏｕｔをフィードバックすることである。本発明のこの実施例は図２Ｂに示されており、これは、本発明のパルス幅変調型ノイズシェーパ（ＰＷＭＮＳ）２１０の実施例を模式的に示している。この実施例において、加算器１１にフィードバックされる出力信号Ｓ_ｏｕｔは、パルス幅変調された信号の形態のデジタル信号である。この信号は、加算器１１における加算を実行するために、デジタル信号Ｓ_ｉｎと同一のデジタル形式に、容易に変換されることができる。従来技術のノイズシェーパの設計よりも、ほとんど複雑ではない設計を有すると共に、このＰＷＭＮＳ２１０は、今や、ＰＷＭを有さないノイズシェーパ内に理論的に得られる最大の信号対ノイズ比ＳＮＲを達成することができるので、特にＳＮＲに関して、いかなる従来技術の設計よりも非常に優れた性能を有する。

ＰＷＭ回路２２０の隣に、前記電力段、例えば、Ｄ級オーディオ電力段２６０も、図２Ｃに示されているようにＰＷＭＮＳ４１０のフィードバックループ内に含まれることができる。前記電力段は、例えば、ＬＣフィルタである出力フィルタを含む。前記出力フィルタは、前記電力段内で増幅された前記パルス幅変調された信号を取り込み、アナログ出力信号Ｓ_ｏｕｔを前記ＰＷＭノイズシェーパの出力端子に生じる。

図１Ａに示されているような従来技術の設計において、電力段２６０の出力からフィードバックを得ることは、サンプリングレートにおける前記フィードバック信号を、ＰＷＭ繰り返し率ｆ_ｓｗに等しく変換する必要性を含み、これは、長い遅延時間を含む。更に詳細には、前記フィードバックループ内に何らかのアナログ／デジタルコンバータ（ＡＤＣ）が、ＰＷＭ繰り返し率ｆ_ｓｗにおいて動作するのに必要であろう。このＡＤＣのナイキスト帯域の外側のいかなる周波数成分も、Ａ／Ｄ変換の前に、除去されなくてはならない。さもなければ、これらの成分の一部は、興味のある帯域内に折り返し（alias back）得る。代替的には、前記ＡＤＣが高いサンプリングレートにおいて動作する場合、この出力信号のＰＷＭ繰り返し率ｆ_ｓｗのサンプリングレートへの後続変換が、ＰＷＭ繰り返し率ｆ_ｓｗによって許可されているナイキスト帯域の外側のあらゆる周波数成分の除去を、再び、要する。前記のような除去は、いくつかのサンプルの長い遅延を生じ、効率的で安定なループの合成を、不可能にする。上述のことを考慮に入れていない、いかなる従来技術の提案も、信頼性のある動作をする装置を得ることはできない。

本発明の実施例におけるＰＷＭＮＳ４１０の場合、この不利な点は、存在しない。前記フィードバック経路の前記サンプリングレートが、前記ＰＷＭ回路のクロック周波数ｆ_ｃｋと同一である事実のおかげで、アナログ領域からデジタル領域への必要な変換は、図２Ｃに示されているように、アナログノイズシェーパと比較的簡潔なＡ／Ｄコンバータとによって得られることができ、該変換の分解能は３ビットよりも高い必要はない。特に、フィードバック経路２６６は、一般的なオーディオＡＤＣと同様に実施されることができ、特にこれらの全ては、今日、デルタシグマコンバータとして設計されている。

フィードバック経路２６６において、アナログ加算器２４０は、フィードバック経路２６６の入力を構成する非反転入力部２４１を有する。アナログフィルタ２４４は、加算器２４０からの出力信号を受け取る。アナログ／デジタルコンバータ（ＡＤＣ）２４５は、フィルタ２４４からの出力信号を受け取る。ＡＤＣ２４５は、図２ＣのＰＷＭＮＳ４１０内の入力加算器１１への入力信号として使用されるべきフィードバック信号を、供給する。デジタル／アナログ（Ｄ／Ａ）コンバータ２４６を介して、ＡＤＣ２４５の出力信号は、加算器２４０の第２非反転入力部２４２にフィードバックされる。Ｄ／Ａコンバータ２４６も、ＡＤＣ２４５の分解能に等しい３ビットの分解能を有する必要があるのみである。

ＡＤＣ２４５は、高い分解能を必要としない。しかしながら、基本的に、前記分解能は、２ビットしかなくても良いが、３ビットの分解能が好ましい。高い分解能（例えば、４ビット）は、可能であるが、必要ではない。興味のある前記帯域内のノイズ、即ち精度は、高次のループフィルタ２４４を選択することによって、改善されることができるのに対し、３ビットＡＤＣの（前記ループフィルタの分解能によって決定される）外側帯域のノイズは、ＰＷＭＮＳ４１０の性能に影響を与えないように十分低いものであることがわかっていることに留意されたい。

ＡＤＣ２４５の性能に対して、厳密な必要条件は、課されていない。オーディオ装置における利用の場合、音声帯域における性能のみが、興味の対象である。従って、フィードバック経路２６６のノイズレベルが、前記音声帯域において優れていれば、十分である。

フィードバック経路２６６は、好ましくは、ＰＷＭ回路２２０のクロック周波数ｆ_ｃｋにおいてサンプリングするように動作される。低い周波数も可能であるが、ループフィルタ２４４に課される必要条件が、更に厳しくなる。更に、加算器２４０と、フィルタ２４４と、ＡＤＣ２４５と、Ｄ／Ａコンバータ２４６とによって構成されるデルタシグマ アナログ／デジタルコンバータは、２次のデルタシグマ アナログ／デジタルコンバータであるように設計される。当業者によって簡単に満たされることのできるこれらの必要条件は、音声帯域における１２０ｄＢのダイナミックレンジの性能を得るのに十分である。高いダイナミックレンジが可能であるが、前記装置のアナログの構成要素は、通常、前記のようなダイナミックレンジに対処することができないので、ほとんど有用ではない

例として、図３は、アンプ３００の部分の実施例を示しており、これは、図２ＣのＰＷＭＮＳ４１０を使用しており、前記ＰＷＭ回路２２０は、第１電力段３５０及び第２電力段３６０と組み合されて、３８４ｋＨｚのＰＷＭ繰り返し率ｆ_ｓｗにおいて動作する３レベルＰＷＭシステムとして実施されている。

ＰＷＭ回路２２０は、２つのコンパレータ３１０及び３２０と、インバータ３７０とを有する。第１コンパレータ３１０は、メインフィルタ１３０からの出力信号を受け取る第１非反転入力部３１１を有する。第２コンパレータ３２０は、この場合、インバータ３７０を介して、メインフィルタ１３０からの出力信号の反転されたバージョンを受け取る第１非反転入力部３２１を有する。第１及び第２コンパレータ３１０及び３２０は、第２反転入力部３１２及び３２２をそれぞれ有し、これらは、基準信号発生器３８０からの三角形の基準信号Ｓ_Ｒを受け取る。第１コンパレータ３１０は、第１電力段３５０の入力部に接続されている出力部３１３を有する一方で、第２コンパレータ３２０は、第２電力段３６０の入力部に接続されている出力部３２３を有する。基準信号発生器３８０は、クロック信号発生器３９０から、クロック周波数ｆ_ｃｋを有するクロック信号Ｓ_ｃを受け取る。

例として、三角形の基準信号Ｓ_Ｒは、３８４ｋＨｚの周波数を有することができ、クロック信号Ｓ_Ｃは、クロック周波数２４．５７６ＭＨｚを有することができる。厳密に、クロック信号Ｓ_Ｃの２^６＝６４個のクロック期間は、３８４ｋＨｚのＰＷＭ繰り返し率の１期間内に収まる。三角形の基準信号Ｓ_Ｒは、３２個の等間隔のステップからなる正の勾配と、３２個の等間隔のステップからなる負の勾配とを有し、各ステップは、１つのクロック期間を有する。このようにして、コンパレータ３１０、３２０は、自身の出力において、３８４ｋＨｚの繰り返し率と、各入力部３１１、３２１における信号に依存して０〜６４個のクロック期間内のパルス幅とを有するパルス幅変調された信号を持つ。

Ｄ級電力段３５０及び３６０は、出力端子３５２及び３６２をそれぞれ有し、これらは、負荷Ｌの入力端子Ｌ１及びＬ２にそれぞれ接続されている。出力端子３５２及び３６２は、それぞれ、加算器２９０の非反転入力部２９１及び反転入力部２９２にも接続されており、該加算器２９０の出力部２９３は、フィードバック経路２６６の加算器２４０の第１入力部２４１に結合されている。

図３によれば、わずか２４．５７６ＭＨｚのクロック周波数に対して、９２％の変調指数において、１２０ｄＢのＴＨＤ＋Ｎ（興味のある帯域内で測定される、所望の信号成分の非所望の信号成分に対する比）が可能である。

アンプ３００は、信号処理回路を更に有することができ、該信号処理回路は、特に、前記アンプのコネクタにおいて存在する信号の、デジタル信号Ｓ_ｉｎへの変換を提供する。

従って、本発明は、前記電力段からのフィードバックを使用するＰＷＭノイズシェーパの提供に成功している。ＰＷＭ信号の形成は、デジタルノイズシェーパであって、前記フィードバックの出発点がアナログ領域内にあり、前記フィードバックループが短い遅延時間と広い帯域幅とを有するＡＤＣを含むデジタルノイズシェーパを使用することによって、なされる。従って、前記電力段によって作成されるいかなるエラーも、自動的に訂正される。重要な利点は、恐らくＤ級電力段３５０及び３６０を除いた、全ての構成要素が、１つのチップ上に集積されることができることにある。

本発明は、上述の実施例の例に限定されるものではなく、様々な変更及び変形が、添付請求項において規定されている本発明の保護範囲内において可能であることは、当業者にとって明らかであろう。

例えば、個々のＡＤＣフィードバックループが、Ｄ級電力段３５０及び３６０のそれぞれに対して設けられることが可能である。Ｄ級電力段３５０及び３６０の出力が、別個のＡＤコンバータによって、個々にデジタル信号に変換されること、及び得られるデジタル信号が、デジタル方式で減算されることも可能である。

更に、図３に示されているフルブリッジの実施例の代わりに、本発明が、１つのＤ級電力段のみを有するハーフブリッジ設計によって実施されることも可能である。

更に、電力段３５０、３６０の出力端子３５２、３６６において存在する出力信号は、通常、適切なフィルタ（典型的にはＬＣフィルタ）によって、負荷Ｌ（典型的にはスピーカ）に供給される前に、それぞれフィルタリングされる。前記フィルタの周波数応答は、前記負荷に強く依存する。前記負荷から独立したこのＬＣフィルタの、好適でフラットな周波数応答を保証し、これらのいかなる非線形性も取り除くように、フィードバック経路２６６は、フィルタリングされた出力信号から付加的な入力信号を取得することができる。しかしながら、再び、これは、アナログ信号である。

図３に示されている実施例において、前記電力段は、フルブリッジとして示されている。このことは、当業者にとって明らかであるように、各サイクルの間、前記回路が、２回（ＢＤ級）ではなく４回スイッチングされるように、両半部が独立に制御される場合に、物理的スイッチング周波数に対して、実効サンプリングレートを２倍するという利点を可能にする。このことは、前記ループ利得を拡大し、前記信号対ノイズ比を改善する。しかしながら、本発明は、ハーフブリッジの実施（ＡＤ級）によって実施されることもできる。

上述の実施例は、本発明を限定するよりはむしろ説明するものであり、当業者が、添付請求項の範囲から逸脱することなしに、多くの代替的な実施例を設計することができることに留意されたい。前記請求項において、括弧内に置かれた如何なる符号も、請求項を限定するようにみなしてはならない。「有する」という語は、請求項に記載されていない構成要素又はステップの存在を排除するものではない。単数形の構成要素は、複数のこのような構成要素を排除するものではない。いくつかの手段を列挙している装置請求項において、これらの手段のいくつかは１つの同じハードウェアの項目によって、実施化することができる。特定の手段が、相互に異なる従属請求項において引用されているという単なる事実は、これらの手段の組み合わせが有利になるように使用されることができないと示すものではない。

ＰＷＭノイズシェーパの従来技術の設計を模式的に示しているブロック図である。 ＰＷＭノイズシェーパの従来技術の設計を模式的に示しているブロック図である。 ＰＷＭノイズシェーパの従来技術の設計を模式的に示しているブロック図である。 本発明によって設計されたノイズシェーパの１つの見地を模式的に示している。 ＰＷＭ回路を含むノイズシェーパ回路の実施例を模式的に示している。 ＰＷＭ回路と電力段とを含む本発明による実施例を模式的に示している。 本発明によるノイズシェーパを有するアンプの部分の実施例を模式的に示している。

Claims (9)

1. ― 入力信号を受け取る第１入力部と、第２入力部と、出力端子とを有する、入力加算器、
   ― 前記入力加算器からの出力信号を受け取るように結合されている入力部を有するメインフィルタ、
   ― 前記メインフィルタの出力から得られる信号を受け取るように結合されている入力部と、パルス幅変調型ノイズシェーパの出力端子に結合されている出力部とを有し、クロック周波数において動作可能な、パルス幅変調回路、並びに
   ― 前記出力端子と前記第２入力部との間に結合されて、フィードバック信号を発生し、このフィードバック信号を前記第２入力部にフィードバックする、フィードバック経路、
   を有し、前記フィードバック経路及び前記メインフィルタは、前記パルス幅変調回路の少なくとも前記クロック周波数のクロック周波数において動作可能である、パルス幅変調型ノイズシェーパ。
2. 前記パルス幅変調回路の出力部と前記出力端子との間に結合された電力段を更に有し、前記フィードバック経路がアナログ／デジタル変換のための手段を有する、請求項１に記載のパルス幅変調型ノイズシェーパ。
3. 前記アナログデジタル変換のための手段が、
   ― 前記出力端子に結合された第１入力部を有する第２加算器、
   ― 前記第２加算器からの出力信号を受け取るように結合された入力部を有するループフィルタ、
   ― 前記ループフィルタからの出力信号を受け取るように結合されている入力部と、前記入力加算器の前記第２入力部に結合された出力部とを有する、アナログ／デジタルコンバータ、及び
   ― 前記アナログ／デジタルコンバータからの出力信号を受け取るように結合された入力部と、前記第２加算器の第２入力部に結合された出力部とを有するデジタル／アナログコンバータ、
   を有する、請求項２に記載のパルス幅変調型ノイズシェーパ。
4. 前記アナログ／デジタルコンバータが５ビットよりも少ない分解能を有する、請求項３に記載のパルス幅変調型ノイズシェーパ。
5. 前記パルス幅変調回路、及び前記電力段が、第１コンパレータと、前記第１コンパレータからの出力信号を受け取るように結合されている入力部を有する第１Ｄ級電力段とを有する第１分岐を有し、前記第１コンパレータは、前記メインフィルタの出力信号から得られる前記信号を受け取るように結合されている第１入力部を有し、前記パルス幅変調回路は、前記第１コンパレータの第２入力部に結合された出力部を有する基準信号発生器を更に有する、請求項２に記載のパルス幅変調型ノイズシェーパ。
6. 前記パルス幅変調回路、及び前記電力段が、第２コンパレータと、前記第２コンパレータからの出力信号を受け取るように結合された入力部を有する第２Ｄ級電力段とを有する第２分岐を更に有し、前記第２コンパレータは、前記メインフィルタの前記出力信号から得られる前記信号に関して反転されている信号を受け取るように結合されている第１入力部を有し、前記基準信号発生器が、前記第２コンパレータの第２入力部に結合された出力部を有する、請求項５に記載のパルス幅変調型ノイズシェーパ。
7. 前記フィードバック経路が、前記第１Ｄ級電力段の出力から得られるフィードバック信号と、前記第２Ｄ級電力段の出力から得られる信号とを減算する手段を有する、請求項６に記載のパルス幅変調型ノイズシェーパ。
8. 請求項１に記載のパルス幅変調型ノイズシェーパを有する、デジタル／アナログコンバータ。
9. 請求項１に記載のパルス幅変調型ノイズシェーパと、デジタル形式の入力信号を供給する信号処理回路とを有する、電子装置。
   

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