JP3074301B2 - 向上したオ―バサンプリングシグマ―デルタ変調器 - Google Patents
向上したオ―バサンプリングシグマ―デルタ変調器Info
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- JP3074301B2 JP3074301B2 JP11008503A JP850399A JP3074301B2 JP 3074301 B2 JP3074301 B2 JP 3074301B2 JP 11008503 A JP11008503 A JP 11008503A JP 850399 A JP850399 A JP 850399A JP 3074301 B2 JP3074301 B2 JP 3074301B2
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Description
【発明の属する技術分野】本発明は、ディジタル−アナ
ログ（Ｄ／Ａ変換）及びアナログ−ディジタル変換（Ａ
／Ｄ変換）に使用されるオーバサンプリングシグマ−デ
ルタ変調器、特に多段ノイズ整形（ＭＡＳＨ）変調器に
関する。
ログ（Ｄ／Ａ変換）及びアナログ−ディジタル変換（Ａ
／Ｄ変換）に使用されるオーバサンプリングシグマ−デ
ルタ変調器、特に多段ノイズ整形（ＭＡＳＨ）変調器に
関する。
【従来の技術】ＶＬＳＩディジタルＩＣ技術の出現によ
り、Ａ／Ｄ変換及びＤ／Ａ変換に重点を置いたディジタ
ル領域において多くの信号処理機能を果たすことが注目
されるようになった。従来のＡ／Ｄ変換法及びＤ／Ａ変
換法で遭遇する種々の難点を回避できることから、単純
且つ比較的高許容なアナログ構成要素からなるオーバサ
ンプリングシグマ−デルタ変換器が近年普及してきた。
図１（ａ）、図１（ｂ）及び図１（ｃ）に示されている
典型的なシグマ−デルタ変調器では、量子化ノイズのほ
とんどを信号帯よりも十分外である高周波数帯に移動さ
せるオーバサンプリング及びノイズ整形技術を使用して
いる。この場合、低域フィルター及びデシメータによ
り、信号帯でのＳＮＲが顕著に増加するように高周波数
ノイズを容易に濾去できる。さらに、シグマ−デルタ変
調器（ＳＤＭ）は、不正確なアナログ回路を使用できる
ように、時間分解能を振幅分解能と交換できる。高周波
数変調及び復調を使用することにより、Ａ／Ｄ変換器へ
の入力時のアナログ折返し防止プレフィルターでの階段
カットオフだけでなく、Ｄ／Ａ変換器のアナログ出力時
の平滑ポストフィルターでの階段カットオフの必要をな
くすことができる。さらに、ＳＤＭの性能は、アナログ
成分整合又は増幅器の不完全性等の非理想効果に影響さ
れない。しかしながら、不安定であることは、高次ＳＤ
Ｍにとって重大な問題である。帰還ループの発振により
高次積分が実現できないことから、高次ＳＤＭが制限さ
れる。この場合、変調器は、大振幅低周波数となるので
不安定となる。高次ＳＤＭの安定性を向上させるため
に、米国特許第４７０４６００号（１９８７年）では、
三段ＭＡＳＨ構成を提案している。図２（ａ）及び図２
（ｂ）に示すように、ＭＡＳＨは、常に安定な変調がで
きるので、不安定の問題を生じることなく高次ノイズ整
形因子を得るに有望なアーキテクチャである。ＭＡＳＨ
は、いくつかの（一次）ＳＤＭを縦続に含んでなる。次
段ＳＤＭの入力は、前段ＳＤＭの量子化ノイズである。
中段ＳＤＭの量子化ノイズは、次に、全てデジタル消去
される。したがって、最終段ＳＤＭからの量子化ノイズ
のみが残り、ＭＡＳＨは常に安定となる。しかしなが
ら、ＭＡＳＨアーキテクチャにもまだ若干の欠陥があ
る。例えば、量子化ノイズ消去は、ＭＡＳＨの各段間の
利得整合精度に影響される。さらに、ＭＡＳＨでは、典
型的なアーキテクチャよりも多くの演算増幅器及び多く
のコンデンサを必要とするので、ＭＡＳＨのチップの大
きさが大きくなる。図１（ｂ）に示すような典型的な二
次シグマ−デルタ変調器の伝達関数は、以下の通りであ
る： Ｙ＝Ｘ＋（１−Ｚ-1）2 Ｑ （式中、Ｙはディジタル出力であり、Ｘはアナログ入力
であり、Ｑは量子化ノイズである）。上記伝達関数によ
れば、典型的なシグマ−デルタ変調器の分解能は、主に
ノイズ整形関数の次数とオーバサンプリング比により支
配されている。また、図２（ｂ）に示すような二段ＭＡ
ＳＨの伝達関数は、以下の通りである： Ｃ1 ＝Ｘ＋（１−Ｚ-1）Ｑ1 Ｃ2 ＝−Ｑ1 ＋（１−Ｚ-1）Ｑ2 Ｙ＝Ｃ1 ＋（１−Ｚ-1）Ｃ2 ＝Ｘ＋（１−Ｚ-1）Ｑ1 −
（１−Ｚ-1）Ｑ1 ＋（１−Ｚ-1）2 Ｑ2 ＝Ｘ＋（１−Ｚ
-1）2 Ｑ2 ( 式中、Ｃ1 は第一段ディジタル出力であり、Ｃ2 は第
二段ディジタル出力であり、Ｑ1 は第一段量子化ノイズ
であり、Ｑ2 は第二段量子化ノイズであり、Ｙはディジ
タル出力信号であり、Ｘはアナログ入力信号である) 。
上記伝達関数によれば、二段ＭＡＳＨは、典型的な二次
ＳＤＭとして二次ノイズ整形因子を提供する。しかしな
がら、ＭＡＳＨが高度に安定である特性は、一次ＳＤＭ
と同じである。
り、Ａ／Ｄ変換及びＤ／Ａ変換に重点を置いたディジタ
ル領域において多くの信号処理機能を果たすことが注目
されるようになった。従来のＡ／Ｄ変換法及びＤ／Ａ変
換法で遭遇する種々の難点を回避できることから、単純
且つ比較的高許容なアナログ構成要素からなるオーバサ
ンプリングシグマ−デルタ変換器が近年普及してきた。
図１（ａ）、図１（ｂ）及び図１（ｃ）に示されている
典型的なシグマ−デルタ変調器では、量子化ノイズのほ
とんどを信号帯よりも十分外である高周波数帯に移動さ
せるオーバサンプリング及びノイズ整形技術を使用して
いる。この場合、低域フィルター及びデシメータによ
り、信号帯でのＳＮＲが顕著に増加するように高周波数
ノイズを容易に濾去できる。さらに、シグマ−デルタ変
調器（ＳＤＭ）は、不正確なアナログ回路を使用できる
ように、時間分解能を振幅分解能と交換できる。高周波
数変調及び復調を使用することにより、Ａ／Ｄ変換器へ
の入力時のアナログ折返し防止プレフィルターでの階段
カットオフだけでなく、Ｄ／Ａ変換器のアナログ出力時
の平滑ポストフィルターでの階段カットオフの必要をな
くすことができる。さらに、ＳＤＭの性能は、アナログ
成分整合又は増幅器の不完全性等の非理想効果に影響さ
れない。しかしながら、不安定であることは、高次ＳＤ
Ｍにとって重大な問題である。帰還ループの発振により
高次積分が実現できないことから、高次ＳＤＭが制限さ
れる。この場合、変調器は、大振幅低周波数となるので
不安定となる。高次ＳＤＭの安定性を向上させるため
に、米国特許第４７０４６００号（１９８７年）では、
三段ＭＡＳＨ構成を提案している。図２（ａ）及び図２
（ｂ）に示すように、ＭＡＳＨは、常に安定な変調がで
きるので、不安定の問題を生じることなく高次ノイズ整
形因子を得るに有望なアーキテクチャである。ＭＡＳＨ
は、いくつかの（一次）ＳＤＭを縦続に含んでなる。次
段ＳＤＭの入力は、前段ＳＤＭの量子化ノイズである。
中段ＳＤＭの量子化ノイズは、次に、全てデジタル消去
される。したがって、最終段ＳＤＭからの量子化ノイズ
のみが残り、ＭＡＳＨは常に安定となる。しかしなが
ら、ＭＡＳＨアーキテクチャにもまだ若干の欠陥があ
る。例えば、量子化ノイズ消去は、ＭＡＳＨの各段間の
利得整合精度に影響される。さらに、ＭＡＳＨでは、典
型的なアーキテクチャよりも多くの演算増幅器及び多く
のコンデンサを必要とするので、ＭＡＳＨのチップの大
きさが大きくなる。図１（ｂ）に示すような典型的な二
次シグマ−デルタ変調器の伝達関数は、以下の通りであ
る： Ｙ＝Ｘ＋（１−Ｚ-1）2 Ｑ （式中、Ｙはディジタル出力であり、Ｘはアナログ入力
であり、Ｑは量子化ノイズである）。上記伝達関数によ
れば、典型的なシグマ−デルタ変調器の分解能は、主に
ノイズ整形関数の次数とオーバサンプリング比により支
配されている。また、図２（ｂ）に示すような二段ＭＡ
ＳＨの伝達関数は、以下の通りである： Ｃ1 ＝Ｘ＋（１−Ｚ-1）Ｑ1 Ｃ2 ＝−Ｑ1 ＋（１−Ｚ-1）Ｑ2 Ｙ＝Ｃ1 ＋（１−Ｚ-1）Ｃ2 ＝Ｘ＋（１−Ｚ-1）Ｑ1 −
（１−Ｚ-1）Ｑ1 ＋（１−Ｚ-1）2 Ｑ2 ＝Ｘ＋（１−Ｚ
-1）2 Ｑ2 ( 式中、Ｃ1 は第一段ディジタル出力であり、Ｃ2 は第
二段ディジタル出力であり、Ｑ1 は第一段量子化ノイズ
であり、Ｑ2 は第二段量子化ノイズであり、Ｙはディジ
タル出力信号であり、Ｘはアナログ入力信号である) 。
上記伝達関数によれば、二段ＭＡＳＨは、典型的な二次
ＳＤＭとして二次ノイズ整形因子を提供する。しかしな
がら、ＭＡＳＨが高度に安定である特性は、一次ＳＤＭ
と同じである。
【発明が解決しようとする課題】本発明の目的は、入力
信号周波数よりも十分に高いサンプリング周波数を有す
るオーバサンプリングシグマ−デルタ変調器を提供する
ことである。
信号周波数よりも十分に高いサンプリング周波数を有す
るオーバサンプリングシグマ−デルタ変調器を提供する
ことである。
【課題を解決するための手段】本発明のオーバサンプリ
ングシグマ−デルタ変調器は、入力端子信号と帰還信号
との間の差を積分する並列のＮ個の積分器（但し、Ｎは
２以上の整数である）と；前記Ｎ個の積分器の各々から
の出力を量子化する量子化器と；前記量子化器からの出
力を前記帰還信号に変換する手段と；前記量子化器が前
記Ｎ個の積分器のうちの（ｎ−１）番目の積分器（但
し、ｎは２〜Ｎの整数）からの出力を量子化するとき、
前記量子化器により発生する（ｎ−１）番目の量子化誤
差を検出する手段であって、前記Ｎ個の積分器のうちの
第一番目の積分器の出力を前記量子化器により量子化す
るときには第一ループ出力信号を前記量子化器の出力端
子で発生させ、前記Ｎ個の積分器のうちのｎ番目の積分
器の出力を前記量子化器により量子化するときにはｎ番
目のループ出力信号を前記量子化器の出力端子で発生さ
せ；入力信号を前記入力端子信号として前記第一積分器
に選択的に供給するか、前記（ｎ−１）番目の量子化誤
差を前記入力端子信号として前記ｎ番目の積分器に選択
的に供給する第一スイッチと；前記第一ループ出力信号
を遅延回路に選択的に供給するか、前記ｎ番目のループ
出力信号を、前記第一〜（ｎ−１）番目の積分器の伝達
関数の積の逆数の伝達関数を有するｎ番目の微分器に選
択的に供給する第二スイッチと；前記微分器からの出力
を前記遅延回路からの前記第一ループ出力信号に加算す
る加算手段と；前記入力信号及び前記（ｎ−１）番目の
量子化誤差が順次前記第一積分器及び前記ｎ番目の積分
器に供給され、前記第一ループ出力信号及び前記ｎ番目
のループ出力信号が順次前記遅延回路及び前記ｎ番目の
微分器に供給されるように、前記第一スイッチ及び前記
第二スイッチを制御するスイッチ制御手段と、を含んで
なることを特徴とする。好ましくは、本発明のオーバサ
ンプリングシグマ−デルタ変調器のＮ個の積分器は、接
地非反転（＋）端子を有する演算増幅器と、各々が反転
（−）端子と前記演算増幅器の出力端子との間にスイッ
チ回路を介して並列に接続されているＮ個のコンデンサ
であって、前記スイッチ回路が、前記第一積分器又はｎ
番目の積分器を動作するときに、第一又はｎ番目のコン
デンサが前記演算増幅器の前記反転端子と前記出力端子
との間に接続されるように、スイッチ制御回路により制
御されるものであるコンデンサと、を含んでなる時間及
びコンデンサ多重化切換コンデンサ積分器により実現さ
れる。本発明のオーバサンプリングシグマ−デルタ変調
器の（ｎ−１）番目の量子化誤差を検出する前記手段
は、前記（ｎ−１）番目の積分器からの前記出力と前記
量子化器からの前記出力との間の差を前記（ｎ−１）番
目の量子化誤差として提供する加算手段を含んでなる。
本発明のオーバサンプリングシグマ−デルタ変調器の前
記量子化器からの出力を前記帰還信号に変換する前記手
段は、好ましくはディジタル入力信号をアナログ信号に
変換するディジタル−アナログ変換機能を有している。
ングシグマ−デルタ変調器は、入力端子信号と帰還信号
との間の差を積分する並列のＮ個の積分器（但し、Ｎは
２以上の整数である）と；前記Ｎ個の積分器の各々から
の出力を量子化する量子化器と；前記量子化器からの出
力を前記帰還信号に変換する手段と；前記量子化器が前
記Ｎ個の積分器のうちの（ｎ−１）番目の積分器（但
し、ｎは２〜Ｎの整数）からの出力を量子化するとき、
前記量子化器により発生する（ｎ−１）番目の量子化誤
差を検出する手段であって、前記Ｎ個の積分器のうちの
第一番目の積分器の出力を前記量子化器により量子化す
るときには第一ループ出力信号を前記量子化器の出力端
子で発生させ、前記Ｎ個の積分器のうちのｎ番目の積分
器の出力を前記量子化器により量子化するときにはｎ番
目のループ出力信号を前記量子化器の出力端子で発生さ
せ；入力信号を前記入力端子信号として前記第一積分器
に選択的に供給するか、前記（ｎ−１）番目の量子化誤
差を前記入力端子信号として前記ｎ番目の積分器に選択
的に供給する第一スイッチと；前記第一ループ出力信号
を遅延回路に選択的に供給するか、前記ｎ番目のループ
出力信号を、前記第一〜（ｎ−１）番目の積分器の伝達
関数の積の逆数の伝達関数を有するｎ番目の微分器に選
択的に供給する第二スイッチと；前記微分器からの出力
を前記遅延回路からの前記第一ループ出力信号に加算す
る加算手段と；前記入力信号及び前記（ｎ−１）番目の
量子化誤差が順次前記第一積分器及び前記ｎ番目の積分
器に供給され、前記第一ループ出力信号及び前記ｎ番目
のループ出力信号が順次前記遅延回路及び前記ｎ番目の
微分器に供給されるように、前記第一スイッチ及び前記
第二スイッチを制御するスイッチ制御手段と、を含んで
なることを特徴とする。好ましくは、本発明のオーバサ
ンプリングシグマ−デルタ変調器のＮ個の積分器は、接
地非反転（＋）端子を有する演算増幅器と、各々が反転
（−）端子と前記演算増幅器の出力端子との間にスイッ
チ回路を介して並列に接続されているＮ個のコンデンサ
であって、前記スイッチ回路が、前記第一積分器又はｎ
番目の積分器を動作するときに、第一又はｎ番目のコン
デンサが前記演算増幅器の前記反転端子と前記出力端子
との間に接続されるように、スイッチ制御回路により制
御されるものであるコンデンサと、を含んでなる時間及
びコンデンサ多重化切換コンデンサ積分器により実現さ
れる。本発明のオーバサンプリングシグマ−デルタ変調
器の（ｎ−１）番目の量子化誤差を検出する前記手段
は、前記（ｎ−１）番目の積分器からの前記出力と前記
量子化器からの前記出力との間の差を前記（ｎ−１）番
目の量子化誤差として提供する加算手段を含んでなる。
本発明のオーバサンプリングシグマ−デルタ変調器の前
記量子化器からの出力を前記帰還信号に変換する前記手
段は、好ましくはディジタル入力信号をアナログ信号に
変換するディジタル−アナログ変換機能を有している。
【発明の実施の形態】図２（ｂ）に示す従来のＭＡＳＨ
アーキテクチャを注意深く検討すると、第一段の構造と
第二段の構造とが実質的に同じであることが分かる。こ
れらの二段間の差異は、以下の通りである：第一段の入
力は、アナログ入力信号Ｘ（ｚ）であり、一方、第二段
の入力は、第一段からの量子化誤差−Ｑ１（ｚ）であ
る。さらに、第二段の出力は、第一段の出力に加算され
る前にディジタル微分器を通過しなければならないが、
第一段の出力は必要ない。したがって、本発明では、時
分割の概念を用いて既存のＭＡＳＨアーキテクチャを改
良し、この新規なアーキテクチャを、ユニＭＡＳＨと称
する。本発明者等の主要な着想は、アーキテクチャと回
路をＭＡＳＨの異なる段で再使用することにある。ＭＡ
ＳＨの異なる段の類似性から、本発明者等は、従来のＭ
ＡＳＨのアーキテクチャの不必要な回路を減少させるた
めに、図３に示すようなユニＭＡＳＨアーキテクチャを
提案する。ユニＭＡＳＨアーキテクチャの動作原理を、
以下に説明する。最初に、スイッチｓｗ１は、変調器へ
の入力が何であるかを決定する（Ｘ（ｚ）又は−Ｑ
1 （ｚ））。もしＸ（ｚ）が入力であるならば、スイッ
チｓｗ２により積分器ｉｎｔ１を選択する。さもなけれ
ば、積分器ｉｎｔ２を選択する。最後に、スイッチｓｗ
３は、微分器１０が必要かどうかを決定する。図４
（ａ）及び図４（ｂ）は、二段ＭＡＳＨの第一段又は第
二段動作に相当する図３に示したユニＭＡＳＨ変調器の
データ経路に重点をおいた図である。図４（ａ）及び図
４（ｂ）において、所望の段に相当する無用なデータ経
路は、細線にて示してある。時分割の概念を本発明のア
ーキテクチャで用いるので、追加の遅延回路を信号回路
に加えて、待ち時間としなければならない。図４（ａ）
に示すような第一段動作では、積分器ｉｎｔ１は、入力
Ｘ（ｚ）と帰還信号との間の差を積分し、量子化器３０
の出力端子で発生される第一段の出力を、遅延回路５０
に供給し、第二段動作における微分器１０からの出力に
加算するようにする。前記帰還信号は、従来のＭＡＳＨ
変調器と同様の方法、及び量子化器３０の出力をディジ
タル−アナログ変換器４０（１ビットＤＡＣ）を介して
アナログ信号に変換することにより得られる。図４
（ｂ）に示すような第二段動作では、積分器ｉｎｔ２
が、第一段の量子化誤差（第一量子化誤差）と帰還信号
との間の差を積分し、量子器３０の出力端子で発生する
第二段の出力を、微分器１０に供給する。前記第一量子
化誤差は、第一段動作における積分器ｉｎｔ１からの出
力と量子化器３０からの出力との差であり、第一段動作
が完了するまで遅延回路２０に保存される。図４（ａ）
及び図４（ｂ）から明らかなように、量子化器３０とデ
ィジタル−アナログ変換器４０は、第一段動作と第二段
動作に共通の要素である。図３に示すユニＭＡＳＨアー
キテクチャにより実現される二段ＭＡＳＨアーキテクチ
ャの伝達関数は、以下の通りである： Ｃ1 ＝Ｘ＋（１−Ｚ-1）Ｑ1 Ｃ2 ＝−Ｑ1 Ｚ-1/2＋（１−Ｚ-1）Ｑ2 Ｙ＝Ｚ-1/2Ｃ1 ＋（１−Ｚ-1）Ｃ2 ＝Ｘ＋（１−Ｚ-1）Ｚ-1/2Ｑ1 −（１−Ｚ-1）Ｚ-1/2Ｑ2 ＋（１−Ｚ-1）2 Ｑ2 ＝ＸＺ-1/2＋（１−Ｚ-1）2 Ｑ2 ( 式中、Ｃ1 は第一段ディジタル出力であり、Ｃ2 は第
二段ディジタル出力であり、Ｑ1 は第一段量子化ノイズ
であり、Ｑ2 は第二段量子化ノイズであり、Ｙはディジ
タル出力信号であり、Ｘはアナログ入力信号である) 。
ユニＭＡＳＨにおける遅延入力信号を除いて、ユニＭＡ
ＳＨとＭＡＳＨとの間の伝達関数の全ての特性は同一で
ある。さらに、図５（ａ）及び図５（ｂ）に示すＭＡＳ
Ｈ及びユニＭＡＳＨ変調器の疑似パワースペクトルによ
れば、両方が、１６ビット分解能に相当する同じ出力Ｓ
ＮＲ（１０６ｄＢ）及び同じダイナミックレンジ（１０
６ｄＢ）を有する。ここで、入力信号は１ｋＨｚ正弦波
信号であり、サンプリング周波数は１２８ｋＨｚであ
り、オーバサンプリング比は６４である。明らかに、ユ
ニＭＡＳＨは、ＭＡＳＨと同じ性能を有している。しか
しながら、図７（ａ）及び図７（ｂ）から容易に理解さ
れるように、ユニＭＡＳＨで必要とされる演算増幅器及
びコンデンサの数は、大きく減少される。図３では２つ
の並列積分器が示されているが、これらの２つ（又はそ
れ以上）の積分器を実行するには、一つの増幅器で十分
である。図６は、２つの並列積分器は、時間及びコンデ
ンサ多重化切換コンデンサ積分器により実現されること
を示している。この２つ（又はそれ以上）の並列積分器
用回路構成においては、スイッチ周波数は、本発明の時
分割アーキテクチャでは、２倍（又はそれ以上）としな
ければならない。コンデンサＣｓを入力信号（電圧）Ｖ
ｉまでチャージすると、コンデンサＣｉ１及びＣｉ２は
全て放電される。一方、Ｃｓの電圧を演算増幅器に加え
ると、Ｃｉ１又はＣｉ２は、帰還経路を形成して積分を
行い、それに応じて、積分器は、図３に示されているユ
ニＭＡＳＨ変調器におけるスイッチｓｗ２により選択さ
れる。図７（ａ）に示されるＶＬＳＩの実行において、
ＭＡＳＨアーキテクチャは、演算増幅器における有限利
得及びアナログ回路におけるコンデンサ比不整合を許容
できるものでなければならない。ＭＡＳＨ変調器におけ
る異なる段間の利得不整合は、出力ＳＮＲの劣化を生じ
る。通常、利得不整合は、入力アナログ信号とＤＡＣか
らの帰還信号との間のスケーリング率を決定するコンデ
ンサ比の精度によって決まる。各一次ＳＤＭの利得をそ
のディジタル出力とアナログ入力との間の比として定義
する。図２（ｂ）に示すように、Ｃ1 及びＣ2 は、理想
的一次ＳＤＭでの理想的な出力である（利得１）。αＣ
1 及びβＣ2 は、非理想一次ＳＤＭでのディジタ 出力
である（利得≠１）。したがって、二段ＭＡＳＨの伝達
関数は、以下のようになる： Ｙ＝αＣ1 ＋β（１−Ｚ-1）Ｃ2 ＝αＸ＋（α−β）（１−Ｚ-1）Ｑ1 ＋β（１−Ｚ-1）
2 Ｑ2 （式中、Ｑ1 は第一段量子化ノイズであり、Ｑ2 は第二
段量子化ノイズであり、Ｙはディジタル出力であり、Ｘ
はアナログ入力であり、Ｃ1 は理想的第一段出力であ
り、Ｃ2 は理想的第二段出力であり、αは実際の第一段
出力利得であり、βは実際の第二段出力利得である）。
明らかに、第一段量子化誤差は実際には厳密には消去さ
れず、出力性能が劣化する。しかしながら、図７（ｂ）
に示すように、ユニＭＡＳＨは、ＭＡＳＨの第一段動作
及び第二段動作の両方について同じ一次ＳＤＭ回路を使
用する。したがって、利得不整合作用は減少する。具体
的には、ユニＭＡＳＨは、第一段ＳＤＭと第二段ＳＤＭ
の両方において同じサンプリングコンデンサＣs 及び帰
還コンデンサＣd を共有する。したがって、ＭＡＳＨに
おける異なるサンプリングコンデンサＣs 及び帰還コン
デンサＣｄにより生じる利得不整合作用も、ユニＭＡＳ
Ｈでは除去される。最後に、異なる演算増幅器を使用し
て、従来のＭＡＳＨ（図７（ａ））の異なる段における
積分器を合成する。アーキテクチャの再使用の概念と図
６に示す回路のため、ユニＭＡＳＨ（図７（ｂ））の積
分器で必要とする演算増幅器は一つだけである。このよ
うに、ＭＡＳＨにおける異なる積分器用に異なる演算増
幅器を使用することから生じる不整合作用は、ユニＭＡ
ＳＨでは存在しない。残される唯一の不整合作用は、積
分器における積分コンデンサから生じるものである。さ
らに、回路を再使用するので、本発明のユニＭＡＳＨ
（図７（ｂ））のチップの大きさは減少する。Ｄ／Ａ変
換器用ユニＭＡＳＨ変調器では、積分器及び帰還回路
は、ＭＡＳＨとしてスイッチコンデンサ法により容易に
提供できる。ＭＯＳＶＬＳＩ技術に適当な二段ユニＭＡ
ＳＨアーキテクチャは、図７（ｂ）に示すように、一つ
の１ビットコンパレータと、時間及びコンデンサ多重化
切換コンデンサ積分器と、ディジタル微分器と、追加の
遅延要素とからのみ構成されている。第一段又は第二段
への入力信号は、コンデンサＣs によりサンプリングさ
れ、順にＣi1又はＣi2に積算される。第一段又は第二段
の量子化１ビット信号は、基準電圧を帰還コンデンサＣ
d にチャージすることにより入力にフィードバックされ
る。コンパレータ及びアナログスイッチは、図７（ｂ）
に示したシーケンスクロックにより制御される。クロッ
クタイミングは、ユニＭＡＳＨにおいて、１サイクル当
たり４段階に分割される：バーφ1 →φ1 →バーφ2 →
φ2 →バーφ1 。最初の４分の１サイクルにおいて、ア
ナログ入力信号をＣs によりサンプリングし、前の第二
段量子化出力は、帰還コンデンサＣd によりＣi2に積算
される。第二の４分の１サイクルでは、Ｃs によりサン
プリングされた第一段入力信号を、Ｃi1に積算する。Ｃ
i1におけるチャージの積算を終了し、コンパレータは、
積分器出力値とＧＮＤレベルを同時に比較する。次に、
帰還コンデンサＣd を、量子化器が高又は低であるかに
応じて、正又は負のフルスケールチャージにプリチャー
ジする。第三の４分の１サイクルでは、積分器は、Ｃd
によりコンパレータからＣi1へ第一段量子化出力信号を
蓄積する。次に、この時点での積分器出力をＣｓにより
サンプリングして第二段動作に入力する。この４分の１
サイクルにおける積分コンデンサＣi1の値は、ＭＡＳＨ
（図２（ｂ））における第一段動作の積分器出力と量子
化器出力との間の差に等しい。第四の４分の１サイクル
では、積分器は、第二段入力信号を積分コンデンサＣi2
に蓄積し、次に、帰還コンデンサＣd を第二段量子化信
号に関連した基準電圧にプレチャージして、第二段帰還
Ｄ／Ａ変換器の出力を行う。
アーキテクチャを注意深く検討すると、第一段の構造と
第二段の構造とが実質的に同じであることが分かる。こ
れらの二段間の差異は、以下の通りである：第一段の入
力は、アナログ入力信号Ｘ（ｚ）であり、一方、第二段
の入力は、第一段からの量子化誤差−Ｑ１（ｚ）であ
る。さらに、第二段の出力は、第一段の出力に加算され
る前にディジタル微分器を通過しなければならないが、
第一段の出力は必要ない。したがって、本発明では、時
分割の概念を用いて既存のＭＡＳＨアーキテクチャを改
良し、この新規なアーキテクチャを、ユニＭＡＳＨと称
する。本発明者等の主要な着想は、アーキテクチャと回
路をＭＡＳＨの異なる段で再使用することにある。ＭＡ
ＳＨの異なる段の類似性から、本発明者等は、従来のＭ
ＡＳＨのアーキテクチャの不必要な回路を減少させるた
めに、図３に示すようなユニＭＡＳＨアーキテクチャを
提案する。ユニＭＡＳＨアーキテクチャの動作原理を、
以下に説明する。最初に、スイッチｓｗ１は、変調器へ
の入力が何であるかを決定する（Ｘ（ｚ）又は−Ｑ
1 （ｚ））。もしＸ（ｚ）が入力であるならば、スイッ
チｓｗ２により積分器ｉｎｔ１を選択する。さもなけれ
ば、積分器ｉｎｔ２を選択する。最後に、スイッチｓｗ
３は、微分器１０が必要かどうかを決定する。図４
（ａ）及び図４（ｂ）は、二段ＭＡＳＨの第一段又は第
二段動作に相当する図３に示したユニＭＡＳＨ変調器の
データ経路に重点をおいた図である。図４（ａ）及び図
４（ｂ）において、所望の段に相当する無用なデータ経
路は、細線にて示してある。時分割の概念を本発明のア
ーキテクチャで用いるので、追加の遅延回路を信号回路
に加えて、待ち時間としなければならない。図４（ａ）
に示すような第一段動作では、積分器ｉｎｔ１は、入力
Ｘ（ｚ）と帰還信号との間の差を積分し、量子化器３０
の出力端子で発生される第一段の出力を、遅延回路５０
に供給し、第二段動作における微分器１０からの出力に
加算するようにする。前記帰還信号は、従来のＭＡＳＨ
変調器と同様の方法、及び量子化器３０の出力をディジ
タル−アナログ変換器４０（１ビットＤＡＣ）を介して
アナログ信号に変換することにより得られる。図４
（ｂ）に示すような第二段動作では、積分器ｉｎｔ２
が、第一段の量子化誤差（第一量子化誤差）と帰還信号
との間の差を積分し、量子器３０の出力端子で発生する
第二段の出力を、微分器１０に供給する。前記第一量子
化誤差は、第一段動作における積分器ｉｎｔ１からの出
力と量子化器３０からの出力との差であり、第一段動作
が完了するまで遅延回路２０に保存される。図４（ａ）
及び図４（ｂ）から明らかなように、量子化器３０とデ
ィジタル−アナログ変換器４０は、第一段動作と第二段
動作に共通の要素である。図３に示すユニＭＡＳＨアー
キテクチャにより実現される二段ＭＡＳＨアーキテクチ
ャの伝達関数は、以下の通りである： Ｃ1 ＝Ｘ＋（１−Ｚ-1）Ｑ1 Ｃ2 ＝−Ｑ1 Ｚ-1/2＋（１−Ｚ-1）Ｑ2 Ｙ＝Ｚ-1/2Ｃ1 ＋（１−Ｚ-1）Ｃ2 ＝Ｘ＋（１−Ｚ-1）Ｚ-1/2Ｑ1 −（１−Ｚ-1）Ｚ-1/2Ｑ2 ＋（１−Ｚ-1）2 Ｑ2 ＝ＸＺ-1/2＋（１−Ｚ-1）2 Ｑ2 ( 式中、Ｃ1 は第一段ディジタル出力であり、Ｃ2 は第
二段ディジタル出力であり、Ｑ1 は第一段量子化ノイズ
であり、Ｑ2 は第二段量子化ノイズであり、Ｙはディジ
タル出力信号であり、Ｘはアナログ入力信号である) 。
ユニＭＡＳＨにおける遅延入力信号を除いて、ユニＭＡ
ＳＨとＭＡＳＨとの間の伝達関数の全ての特性は同一で
ある。さらに、図５（ａ）及び図５（ｂ）に示すＭＡＳ
Ｈ及びユニＭＡＳＨ変調器の疑似パワースペクトルによ
れば、両方が、１６ビット分解能に相当する同じ出力Ｓ
ＮＲ（１０６ｄＢ）及び同じダイナミックレンジ（１０
６ｄＢ）を有する。ここで、入力信号は１ｋＨｚ正弦波
信号であり、サンプリング周波数は１２８ｋＨｚであ
り、オーバサンプリング比は６４である。明らかに、ユ
ニＭＡＳＨは、ＭＡＳＨと同じ性能を有している。しか
しながら、図７（ａ）及び図７（ｂ）から容易に理解さ
れるように、ユニＭＡＳＨで必要とされる演算増幅器及
びコンデンサの数は、大きく減少される。図３では２つ
の並列積分器が示されているが、これらの２つ（又はそ
れ以上）の積分器を実行するには、一つの増幅器で十分
である。図６は、２つの並列積分器は、時間及びコンデ
ンサ多重化切換コンデンサ積分器により実現されること
を示している。この２つ（又はそれ以上）の並列積分器
用回路構成においては、スイッチ周波数は、本発明の時
分割アーキテクチャでは、２倍（又はそれ以上）としな
ければならない。コンデンサＣｓを入力信号（電圧）Ｖ
ｉまでチャージすると、コンデンサＣｉ１及びＣｉ２は
全て放電される。一方、Ｃｓの電圧を演算増幅器に加え
ると、Ｃｉ１又はＣｉ２は、帰還経路を形成して積分を
行い、それに応じて、積分器は、図３に示されているユ
ニＭＡＳＨ変調器におけるスイッチｓｗ２により選択さ
れる。図７（ａ）に示されるＶＬＳＩの実行において、
ＭＡＳＨアーキテクチャは、演算増幅器における有限利
得及びアナログ回路におけるコンデンサ比不整合を許容
できるものでなければならない。ＭＡＳＨ変調器におけ
る異なる段間の利得不整合は、出力ＳＮＲの劣化を生じ
る。通常、利得不整合は、入力アナログ信号とＤＡＣか
らの帰還信号との間のスケーリング率を決定するコンデ
ンサ比の精度によって決まる。各一次ＳＤＭの利得をそ
のディジタル出力とアナログ入力との間の比として定義
する。図２（ｂ）に示すように、Ｃ1 及びＣ2 は、理想
的一次ＳＤＭでの理想的な出力である（利得１）。αＣ
1 及びβＣ2 は、非理想一次ＳＤＭでのディジタ 出力
である（利得≠１）。したがって、二段ＭＡＳＨの伝達
関数は、以下のようになる： Ｙ＝αＣ1 ＋β（１−Ｚ-1）Ｃ2 ＝αＸ＋（α−β）（１−Ｚ-1）Ｑ1 ＋β（１−Ｚ-1）
2 Ｑ2 （式中、Ｑ1 は第一段量子化ノイズであり、Ｑ2 は第二
段量子化ノイズであり、Ｙはディジタル出力であり、Ｘ
はアナログ入力であり、Ｃ1 は理想的第一段出力であ
り、Ｃ2 は理想的第二段出力であり、αは実際の第一段
出力利得であり、βは実際の第二段出力利得である）。
明らかに、第一段量子化誤差は実際には厳密には消去さ
れず、出力性能が劣化する。しかしながら、図７（ｂ）
に示すように、ユニＭＡＳＨは、ＭＡＳＨの第一段動作
及び第二段動作の両方について同じ一次ＳＤＭ回路を使
用する。したがって、利得不整合作用は減少する。具体
的には、ユニＭＡＳＨは、第一段ＳＤＭと第二段ＳＤＭ
の両方において同じサンプリングコンデンサＣs 及び帰
還コンデンサＣd を共有する。したがって、ＭＡＳＨに
おける異なるサンプリングコンデンサＣs 及び帰還コン
デンサＣｄにより生じる利得不整合作用も、ユニＭＡＳ
Ｈでは除去される。最後に、異なる演算増幅器を使用し
て、従来のＭＡＳＨ（図７（ａ））の異なる段における
積分器を合成する。アーキテクチャの再使用の概念と図
６に示す回路のため、ユニＭＡＳＨ（図７（ｂ））の積
分器で必要とする演算増幅器は一つだけである。このよ
うに、ＭＡＳＨにおける異なる積分器用に異なる演算増
幅器を使用することから生じる不整合作用は、ユニＭＡ
ＳＨでは存在しない。残される唯一の不整合作用は、積
分器における積分コンデンサから生じるものである。さ
らに、回路を再使用するので、本発明のユニＭＡＳＨ
（図７（ｂ））のチップの大きさは減少する。Ｄ／Ａ変
換器用ユニＭＡＳＨ変調器では、積分器及び帰還回路
は、ＭＡＳＨとしてスイッチコンデンサ法により容易に
提供できる。ＭＯＳＶＬＳＩ技術に適当な二段ユニＭＡ
ＳＨアーキテクチャは、図７（ｂ）に示すように、一つ
の１ビットコンパレータと、時間及びコンデンサ多重化
切換コンデンサ積分器と、ディジタル微分器と、追加の
遅延要素とからのみ構成されている。第一段又は第二段
への入力信号は、コンデンサＣs によりサンプリングさ
れ、順にＣi1又はＣi2に積算される。第一段又は第二段
の量子化１ビット信号は、基準電圧を帰還コンデンサＣ
d にチャージすることにより入力にフィードバックされ
る。コンパレータ及びアナログスイッチは、図７（ｂ）
に示したシーケンスクロックにより制御される。クロッ
クタイミングは、ユニＭＡＳＨにおいて、１サイクル当
たり４段階に分割される：バーφ1 →φ1 →バーφ2 →
φ2 →バーφ1 。最初の４分の１サイクルにおいて、ア
ナログ入力信号をＣs によりサンプリングし、前の第二
段量子化出力は、帰還コンデンサＣd によりＣi2に積算
される。第二の４分の１サイクルでは、Ｃs によりサン
プリングされた第一段入力信号を、Ｃi1に積算する。Ｃ
i1におけるチャージの積算を終了し、コンパレータは、
積分器出力値とＧＮＤレベルを同時に比較する。次に、
帰還コンデンサＣd を、量子化器が高又は低であるかに
応じて、正又は負のフルスケールチャージにプリチャー
ジする。第三の４分の１サイクルでは、積分器は、Ｃd
によりコンパレータからＣi1へ第一段量子化出力信号を
蓄積する。次に、この時点での積分器出力をＣｓにより
サンプリングして第二段動作に入力する。この４分の１
サイクルにおける積分コンデンサＣi1の値は、ＭＡＳＨ
（図２（ｂ））における第一段動作の積分器出力と量子
化器出力との間の差に等しい。第四の４分の１サイクル
では、積分器は、第二段入力信号を積分コンデンサＣi2
に蓄積し、次に、帰還コンデンサＣd を第二段量子化信
号に関連した基準電圧にプレチャージして、第二段帰還
Ｄ／Ａ変換器の出力を行う。
【発明の効果】以上説明したように、本発明によれば、
最近開発されたＭＡＳＨ（多段ノイズ整形）アーキテク
チャに基づいた、向上したアーキテクチャ（アーキテク
チャ及び回路の再使用のための時分割の概念を用いたユ
ニＭＡＳＨ）が提供される。即ち、入力信号周波数より
も十分に高いサンプリング周波数を有するオーバサンプ
リングシグマ−デルタ変調器が提供される。有利なこと
に、本発明のオーバサンプリングシグマ−デルタ変調器
は、ＭＡＳＨの長所である優れた安定性と高次ノイズ整
形率を保持している。
最近開発されたＭＡＳＨ（多段ノイズ整形）アーキテク
チャに基づいた、向上したアーキテクチャ（アーキテク
チャ及び回路の再使用のための時分割の概念を用いたユ
ニＭＡＳＨ）が提供される。即ち、入力信号周波数より
も十分に高いサンプリング周波数を有するオーバサンプ
リングシグマ−デルタ変調器が提供される。有利なこと
に、本発明のオーバサンプリングシグマ−デルタ変調器
は、ＭＡＳＨの長所である優れた安定性と高次ノイズ整
形率を保持している。
【図１】（ａ）典型的なアナログ−ディジタル変換器用
一次シグマ−デルタ変調器のアーキテクチャを示すブロ
ック図である。 （ｂ）典型的なアナログ−ディジタル変換器用二次シグ
マ−デルタ変調器のアーキテクチャを示すブロック図で
ある。 （ｃ）典型的なアナログ−ディジタル変換器用高次シグ
マ−デルタ変調器のアーキテクチャを示すブロック図で
ある。
一次シグマ−デルタ変調器のアーキテクチャを示すブロ
ック図である。 （ｂ）典型的なアナログ−ディジタル変換器用二次シグ
マ−デルタ変調器のアーキテクチャを示すブロック図で
ある。 （ｃ）典型的なアナログ−ディジタル変換器用高次シグ
マ−デルタ変調器のアーキテクチャを示すブロック図で
ある。
【図２】（ａ）アナログ−ディジタル変換用縦続シグマ
−デルタ変調器のアーキテクチャであって、三段ＭＡＳ
Ｈを示すブロック図である。 （ｂ）アナログ−ディジタル変換用縦続シグマ−デルタ
変調器のアーキテクチャであって、二段ＭＡＳＨを示す
ブロック図である。
−デルタ変調器のアーキテクチャであって、三段ＭＡＳ
Ｈを示すブロック図である。 （ｂ）アナログ−ディジタル変換用縦続シグマ−デルタ
変調器のアーキテクチャであって、二段ＭＡＳＨを示す
ブロック図である。
【図３】本発明の好ましい態様に準じて構成したアナロ
グ−ディジタル変換用二段ユニＭＡＳＨ変調器のアーキ
テクチャを示すブロック図である。
グ−ディジタル変換用二段ユニＭＡＳＨ変調器のアーキ
テクチャを示すブロック図である。
【図４】（ａ）図３に示す二段ユニＭＡＳＨ変調器の第
一段の動作を示すブロック図である。 （ｂ）図３に示す二段ユニＭＡＳＨ変調器の第二段の動
作を示すブロック図である。
一段の動作を示すブロック図である。 （ｂ）図３に示す二段ユニＭＡＳＨ変調器の第二段の動
作を示すブロック図である。
【図５】（ａ）二段間の利得不整合の問題を無視するこ
とによる図２（ｂ）に示したＭＡＳＨのアーキテクチャ
を備えた変調器の疑似パワースペクトルである（入力信
号１ｋＨｚ正弦信号、サンプリング周波数１２８ｋＨ
ｚ、オーバサンプリング比６４）。 （ｂ）二段間の利得不整合の問題を無視することによる
図３に示したユニＭＡＳＨのアーキテクチャを備えた変
調器の疑似パワースペクトルである（入力信号１ｋＨｚ
正弦信号、サンプリング周波数１２８ｋＨｚ、オーバサ
ンプリング比６４）。
とによる図２（ｂ）に示したＭＡＳＨのアーキテクチャ
を備えた変調器の疑似パワースペクトルである（入力信
号１ｋＨｚ正弦信号、サンプリング周波数１２８ｋＨ
ｚ、オーバサンプリング比６４）。 （ｂ）二段間の利得不整合の問題を無視することによる
図３に示したユニＭＡＳＨのアーキテクチャを備えた変
調器の疑似パワースペクトルである（入力信号１ｋＨｚ
正弦信号、サンプリング周波数１２８ｋＨｚ、オーバサ
ンプリング比６４）。
【図６】図３におけるユニＭＡＳＨの２つの並列積分器
ｉｎｔ１及びｉｎｔ２を実現する時間及びコンデンサ多
重化切換コンデンサ積分器の回路構成である。
ｉｎｔ１及びｉｎｔ２を実現する時間及びコンデンサ多
重化切換コンデンサ積分器の回路構成である。
【図７】（ａ）図２（ｂ）に示した従来のＭＡＳＨ変調
器の回路構成をそのクロックタイミングとともに示した
図である。 （ｂ）図３に示した変調器の回路構成をそのクロックタ
イミングとともに示した図である。
器の回路構成をそのクロックタイミングとともに示した
図である。 （ｂ）図３に示した変調器の回路構成をそのクロックタ
イミングとともに示した図である。
Ｃ コンデンサ Ｘ アナログ入力 Ｙ ディジタル出力 Ｑ 量子化ノイズ Ｖ 電圧 ｓｗ スイッチ ｉｎｔ 積分器 １０ 微分器 ２０、５０ 遅延回路 ３０ 量子化器 ４０ ディジタル−アナログ変換器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (4)
- 【請求項１】入力端子信号と帰還信号との間の差を積分
する並列のＮ個の積分器（但し、Ｎは２以上の整数であ
る）と；前記Ｎ個の積分器の各々からの出力を量子化す
る量子化器と；前記量子化器からの出力を前記帰還信号
に変換する手段と；前記量子化器が前記Ｎ個の積分器の
うちの（ｎ−１）番目の積分器（但し、ｎは２〜Ｎの整
数）からの出力を量子化するとき、前記量子化器により
発生する（ｎ−１）番目の量子化誤差を検出する手段で
あって、前記Ｎ個の積分器のうちの第一番目の積分器の
出力を前記量子化器により量子化するときには第一ルー
プ出力信号を前記量子化器の出力端子で発生させ、前記
Ｎ個の積分器のうちのｎ番目の積分器の出力を前記量子
化器により量子化するときにはｎ番目のループ出力信号
を前記量子化器の出力端子で発生させ；入力信号を前記
入力端子信号として前記第一積分器に選択的に供給する
か、前記（ｎ−１）番目の量子化誤差を前記入力端子信
号として前記ｎ番目の積分器に選択的に供給する第一ス
イッチと；前記第一ループ出力信号を遅延回路に選択的
に供給するか、前記ｎ番目のループ出力信号を、前記第
一〜（ｎ−１）番目の積分器の伝達関数の積の逆数の伝
達関数を有するｎ番目の微分器に選択的に供給する第二
スイッチと；前記微分器からの出力を前記遅延回路から
の前記第一ループ出力信号に加算する加算手段と；前記
入力信号及び前記（ｎ−１）番目の量子化誤差が順次前
記第一積分器及び前記ｎ番目の積分器に供給され、前記
第一ループ出力信号及び前記ｎ番目のループ出力信号が
順次前記遅延回路及び前記ｎ番目の微分器に供給される
ように、前記第一スイッチ及び前記第二スイッチを制御
するスイッチ制御手段と、を含んでなることを特徴とす
る、入力シグマ周波数よりも十分に高いサンプリング周
波数を有するオーバサンプリング変換器。 - 【請求項２】前記Ｎ個の積分器が、接地非反転（＋）端
子を有する演算増幅器と、各々が反転（−）端子と前記
演算増幅器の出力端子との間にスイッチ回路を介して並
列に接続されているＮ個のコンデンサであって、前記ス
イッチ回路が、前記第一積分器又はｎ番目の積分器を動
作するときに、第一又はｎ番目のコンデンサが前記演算
増幅器の前記反転端子と前記出力端子との間に接続され
るように、スイッチ制御回路により制御されるものであ
るコンデンサと、を含んでなる時間及びコンデンサ多重
化切換コンデンサ積分器により実現される、請求項１に
記載のオーバサンプリング変換器。 - 【請求項３】（ｎ−１）番目の量子化誤差を検出する前
記手段が、前記（ｎ−１）番目の積分器からの前記出力
と前記量子化器からの前記出力との間の差を前記（ｎ−
１）番目の量子化誤差として提供する加算手段を含んで
なる、請求項１に記載のオーバサンプリング変換器。 - 【請求項４】前記量子化器からの出力を前記帰還信号に
変換する前記手段が、ディジタル入力信号をアナログ信
号に変換するディジタル−アナログ変換機能を有する、
請求項１に記載のオーバサンプリング変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11008503A JP3074301B2 (ja) | 1999-01-14 | 1999-01-14 | 向上したオ―バサンプリングシグマ―デルタ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11008503A JP3074301B2 (ja) | 1999-01-14 | 1999-01-14 | 向上したオ―バサンプリングシグマ―デルタ変調器 |
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|---|---|
| JP2000216680A JP2000216680A (ja) | 2000-08-04 |
| JP3074301B2 true JP3074301B2 (ja) | 2000-08-07 |
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ID=11694930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11008503A Expired - Fee Related JP3074301B2 (ja) | 1999-01-14 | 1999-01-14 | 向上したオ―バサンプリングシグマ―デルタ変調器 |
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| Country | Link |
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|---|---|---|---|---|
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| CN104467860A (zh) * | 2014-11-09 | 2015-03-25 | 上海工程技术大学 | 一种级联过采样模数调制器 |
| US10284222B1 (en) * | 2018-02-09 | 2019-05-07 | Texas Instruments Incorporated | Delta-sigma converter with pre-charging based on quantizer output code |
-
1999
- 1999-01-14 JP JP11008503A patent/JP3074301B2/ja not_active Expired - Fee Related
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