KR0120482Y1

KR0120482Y1 - 디지틀 필터회로

Info

Publication number: KR0120482Y1
Application number: KR2019930005742U
Authority: KR
Inventors: 고삼석
Original assignee: 이대원; 삼성항공산업주식회사
Priority date: 1993-04-12
Filing date: 1993-04-12
Publication date: 1998-08-17
Also published as: KR940025662U

Abstract

이 고안은 디지틀 필터회로에 관한 것으로, 특히 디지틀 신호를 입력신호로 하는 디지틀 시스템에서 노이즈가 섞여 있는 입력신호를 필터링하며 입력신호의 통과대역이 조정될 수 있는 디지틀 필터에 관한 것이다.

이 고안의 목적은 종래 기술의 단점을 해결하기 위한 것으로 디지틀 신호처리 장치에서 입력신호에 혼입되는 잡음과 펄스성 잡음을 제거하고, 입력신호의 통과 주파수 대역이 사용자에 의해 조정될 수 있으며, 이 고안에 의한 회로가 주문형IC(Application-Specific Integrated Circuit)화할 수 있도록 하는 디지틀 필터를 제공하고자 하는데 있다.

상기의 목적을 달성하고자 하는 이 고안은, 신호(XI)가 입력되는 신호입력부(10)와; 상기 신호입력부(10)의 입력신호(XI)의 상태가 변화할 때마다 구동신호(LD)를 출력시키는 카운터 구동부(30)와; 구동신호(LD)에 의해 구동되어 카운터입력단(D1∼D4, D5∼D8)으로 입력되는 데이터(DI)를 카운트하는 카운터부(20)와; 상기 카운터부(20)의 출력데이타(Q1∼Q4, Q5∼Q8)를 입력으로하여 카운터부(20)에 입력되는 데이터(DI)를 모두 카운트했을 경우에만 입력부(10)의 신호를 출력시키게 함으로써 잡음과 신호를 판단하는 신호판단부(40)와; 상기 신호판단부(40)의 제어에 따라 신호(XO)를 출력하는 신호출력부(50)로 구성되어지는 동작특성을 보인다.

Description

디지틀 필터회로

제1도는 이 고안의 실시예에 따른 디지틀 필터회로의 구성 블록도이고,

제2도는 이 고안의 실시예에 따른 디지틀 필터회로의 각 부분 동작 파형도이다.

*도면의 주요부분에 대한 부호의 설명

11:제1플립플롭 12:제2플립플롭

21:제1카운터 22:제2카운터

23:역논리합회로 30:배타적 역논리합회로

40:논리합회로 51:멀티플렉서

52:제3플립플롭

이 고안은 디지틀 필터회로에 관한 것으로 더욱 상세하게 말하면, 디지틀 신호를 입력신호로 하는 디지틀 시스템에서 노이즈가 섞여 있는 입력신호를 필터링하며 입력신호의 통과대역이 조정될 수 있는 디지틀 필터에 관한 것이다.

디지틀 필터회로에 관한 종래 기술로는 대한민국 실용신안 등록출원 공고번호 제90-668호(출원일자:1985년 11월 25일)의 디지탈 필터회로가 이미 개시되어 있다.

상기한 디지탈 필터회로는 차량용 전자장치등 잡음원이 많은 곳에서 유효한 디지탈 필터회로를 제공하기 위하여, 입력신호와 클럭펄스를 입력으로하는 제1의 논리곱회로와; 이 논리곱회로의 출력을 클럭입력으로 하고 상기 입력신호의 반전신호를 리세트 입력으로 하는 제1의 카운터와; 이 카운터의 소정의 출력에 의하여 세트되는 래치회로와; 상기 입력신호의 반전신호와 클럭펄스를 입력으로 하는 제2의 논리곱회로와; 이 논리곱회로의 출력을 클럭입력으로하여 상기 입력신호를 리세트 입력으로 하는 제2의 카운터와; 이 카운터의 소정의 출력에 의하여 상기 래치회로를 리세트하도록 구성되어지는 동작특성을 가지고 있다.

상기한 동작특성을 가지는 디지탈 필터회로는 입력신호에 혼입되는 잡음(입력신호의 하이(H)구간에서 짧은 기간동안 로우(L)로 떨어지는 잡음)을 필터링하는 데에는 유효하였으나, 입력신호의 하이(H)구간들 사이에 끼어드는 펄스성잡음(펄스와 같은 형태를 띠며 주기는 입력신호보다 짧은 신호)은 필터링할 수 없었다. 왜냐하면, 디지탈 필터회로는 상기 펄스성 잡음을 유효한 입력신호로 판별하기 때문이다.

그리고, 상기 디지탈 필터회로에서는 유효한 입력신호의 통과대역이 사용자에 의해 결정되지 않는다.

그러므로, 이 고안의 목적은 종래 기술의 단점을 해결하기 위한 것으로 디지틀 신호처리 장치에서 입력신호에 혼입되는 잡음과 펄스성 잡음을 제거하고, 입력신호의 통과 주파수 대역이 사용자에 의해 조정될 수 있으며, 이 고안에 의한 회로가 주문형IC(Application-Specific Integrated Circuit)화할 수 있도록 하는 디지틀 필터를 제공하고자 하는데 있다.

상기의 목적을 달성하고자 하는 이 고안의 구성은, 신호(XI)가 입력되는 신호입력부(10)와; 상기 신호입력부(10)의 입력신호(XI)의 상태가 변화할 때마다 상기 구동신호(LD)를 출력시키는 카운터 구동부(30)와; 구동신호(LD)에 의해 구동되어 카운터입력단(D1∼D4, D5∼D8)으로 입력되는 데이터(DI)를 카운트하는 카운터부(20)와; 상기 카운터부(20)의 출력데이타(Q1∼Q4, Q5∼Q8)를 입력으로하여 카운터부(20)에 입력되는 데이터(DI)를 모두 카운트했을 경우에만 입력부(10)의 신호를 출력시키게 함으로써 잡음과 신호를 판단하는 신호판단부(40)와; 상기 신호판단부(40)의 제어에 따라 신호(XO)를 출력하는 신호출력부(50)로 이루어진다.

상기 구성에 의한 이 고안의 용이하게 실시할 수 있는 바람직한 실시예를 첨부된 도면을 참조로하여 설명하면 다음과 같다.

먼저, 제1도는 이 고안의 실시예에 따른 디지틀 필터회로의 구성 블록도이다.

제1도에 도시되어 있듯이 이 고안의 실시예에 따른 디지틀 필터회로의 구성은, 외부 입력신호(XI)를 입력단(D)의 입력으로 하고 클럭(CP)과 리세트(R)입력으로 공통 클럭펄스(CP)와 클리어신호(CLR)를 입력하는 직렬연결된 제1 및 제2플립플롭(11, 12)과; 상기 제1 및 제2플립플롭(11,12)의 각 출력단(Q)의 출력을 입력으로 하는 배타적 역논리합회로(30)와; 상기 배타적 역논리합회로(30)의 출력을 로드입력(LD)으로 하고 데이터입력단(D1-D4, D5-D8)으로 카운트데이타(DI)를 입력하여 클럭입력(CP)과 클리어입력(CLR)으로 공통 클럭펄스(CP)와 클리어신호(CLR)를 입력하는 제1 및 제2카운터(21,22)와; 상기 제1카운터(21)의 출력단(Q1-Q4)의 출력을 입력으로하여 제2카운터(22)의 시작단(S)에 출력시키는 역논리합회로(23)와; 상기 제1 및 제2카운터의 출력단(Q1-Q4,Q5-Q8)의 출력을 입력으로하여 제1 및 제2카운터(21,22)의 제로입력단(ZERO)으로 출력시키는 논리합회로(40)와; 상기 제2플립프롭(12)의 출력단(Q)의 출력과 피드백된 출력신호(XO)를 두 입력단(A, B)의 입력으로 하고 상기 논리합회로(40)의 출력을 선택단(SEL)의 입력으로 하는 멀티플렉서(51)와; 상기 멀티플렉서(51)의 출력단(C)으로부터 신호를 입력받고 클럭(CP)과 리세트(R)입력으로 공통 클럭펄스(CP)와 클리어신호(CLR)를 입력하여 출력단(Q)으로 필터링된 신호(XO)를 내보내는 제3플립플롭(52)으로 이루어진다.

상기한 구성에서 제1 및 제2카운터(21,22)는 4비트의 74161카운터를 사용하였고, 제1 및 제2 및 제3플립플롭(11,12,52)은 D타입 플립플롭을 사용하였으나 이 고안의 기술적 범위는 여기에 한정하지 않는다.

상기 구성을 따르는 디지틀 필터회로는 세 플립플롭(11, 12, 52)과 두 카운터(21, 22 )의 클리어입력단(CLR)에 공통으로 연결된 클리어신호(CLR)에 의해 기억값이 초기화된다. 그리고, 상기한 세 플립플롭(11, 12, 52)과 두 카운터(21, 22)는 클럭입력단(CP)으로 공통의 클럭펄스(CP)를 입력받으며 입력되는 클럭펄스(CP)에 따라 동작한다.

먼저, 외부의 신호(XI)는 제1플립플롭(11)으로 입력되며 클럭펄스(CP)가 로우(L)레벨에서 하이(H)레벨로 변할때마다 제2플립플롭(12)으로 입력값을 출력시킨다. 제2플립플롭(12)은 상기 제1플립플롭(11)의 출력을 입력으로 하는데, 역시 공통연결된 클럭펄스(CP)의 변화에 따라 입력값을 출력시킨다.

결국, 상기와 같이 동작하는 제1 및 제2플립플롭(11, 12)은 입력신호(XI)를 공통입력되는 클럭펄스(CP)의 한주기 간격으로 샘플링하는 역할을 수행한다.

제2도는 이 고안의 실시예에 따른 디지틀 필터회로의 각 부분 동작파형도인데, 제2도의 (a)는 입력신호(XI)의 파형을 나타내고 (b)는 공통으로 입력되는 클럭펄스(CP)의 파형을 나타낸다.

제1 및 제2플립플롭(11, 12)의 두 출력은 배타적 역논리합회로(30)의 두 입력으로 사용되는데, 상기 배타적 역논리합회로(30)에서는 두 플립플롭(11, 12)의 출력을 비교하여 출력값이 서로 다를 때마다 두 카운터(21, 22)를 구동시키는 구동신호(LD)를 출력한다. 배타적 역논리합회로의 출력은 제2도의 (c)와 같은 파형인데, 상기에 있어서 두 플립플롭(11, 12)의 출력값이 다르다는 것은 입력신호(XI)의 상태가 변화했다는 것을 의미한다.

상기 배타적 역논리합회로(30)에서 출력되는 카운터 구동신호(LD)에 의해 두 카운터(21, 22)가 구동되는데, 먼저 두 카운터(21, 22)는 카운트데이타(DI)를 읽어들인다. 상기한 두 카운터(21, 22)는 4비트짜리로서 두 개가 직렬연결되어 다운카운팅을 위한 용도로 사용되는데, 공통 클럭펄스(CP)의 진행에 따라 카운팅이 실현된다.

제1카운터(21)의 출력데이타(Q1∼Q4)를 입력으로 하는 역논리합회로(23)는 4비트의 두 카운터(21, 22)를 직렬연결하여 8비트 카운팅을 가능하게 하는데, 8비트 카운팅을 위해서 제1카운터(21)는 하위 4비트로 사용되고 제2카운터(22)는 상위 4비트로 사용된다. 따라서, 제1카운터(21)의 출력데이타(Q1∼Q4)가 모두 로우(L)일때만 제2카운터(22)의 시작단(S)을 하이(H)로하여 제2카운터(22)가 카운팅을 할 수 있다.

상기와 같이 구성되는 두 카운터(21, 22)는 구동신호(LD)에 의해 구동되면 카운트데이타(DI)를 읽어들이고 그 데이터(DI)에서부터 다운카운팅을 시작한다. 제2도에서 카운트데이타(DI)는 십진수 5로 설정되었으며, 제2도의 (g)는 두 카운터(21, 22)의 카운트상태를 나타낸다.

두 카운터(21, 22)의 출력값(Q1∼Q4, Q5∼Q8)은 논리합회로(40)의 입력으로 사용되는데, 상기 논리합회로(40)는 두 카운터(21, 22)가 카운트데이타(DI)를 모두 카운팅했는지를 검사한다. 그 출력신호는 제2도의 (d)와 같은데, 두 카운터(21, 22)의 출력값(Q1∼Q4, Q5∼Q8)이 모두 로우(L)일 때 로우신호(L)를 출력시킨다.

한편, 제2플립플롭(12)의 출력과 출력신호(XO)의 피드백을 두 입력(A, B)으로 하고 선택단자(SEL)의 입력으로 상기 논리합회로(40)의 출력을 사용하는 멀티플렉서(51)는 상기 논리합회로(40)가 로우(L)를 출력시킬 때는 제2플립플롭(12)의 출력을 통과시키고 논리합회로(40)의 출력이 하이(H)일때는 피드백된 출력신호를(XO) 통과시킨다.

제3플립플롭(52)은 멀티플렉서(51)의 출력을 입력으로하여 공통 클록펄스(CP)의 진행에 따라 신호를 출력시키는데, 그 출력파형은 제2도의 (f)와 같다.

상기한 디지틀 필터회로의 동작을 제2도의 각 부분 동작파형도에 따라 살펴보면, 제2도의 (a)와 같은 신호(XI)가 제1 및 제2플립플롭(11, 12)에 입력된다. 신호(XI)의 첫 번째 하이구간(H)이 입력되면, 배타적 역논리합회로(30)에 의해 구동신호(LD)가 출력되어서 두 카운터(21, 22)가 구동된다.

상기 배타적 역논리합회로(30)의 출력신호(LD)는 제2도의 (c)와 같다.

두 카운터(21, 22)는 사용자에 의하여 설정된 카운트데이타(DI)를 읽어들이는데, 여기서는 카운트데이타(DI)를 십진수 5로 설정하였다. 두 카운터(21, 22)에 의한 카운팅은 제2도의 (g)와 같이 이루어진다. 그런데, 입력신호(XI)의 첫 번째 하이구간(H)은 그 주기가 클럭펄스(CP)의 5주기분에 해당하므로 두 카운터(21, 22)가 카운팅을 완료하기 전에 배타적 역논리합회로(30)에 의해 구동신호(LD)가 출력되어 두 카운터(21, 22)는 다시 카운트데이타(DI)를 읽어들인다.

상기와 같이 입력신호(XI)의 첫 번째 하이구간(H)은 클럭펄스의 5주기분에 해당하므로, 두 카운터(21, 22)의 출력값(Q1∼Q4, Q5∼Q8)를 입력으로 하는 논리합회로(40)는 입력신호의 하이구간(H)동안 하이(H)를 출력시킨다.

따라서, 상기 논리합회로(40)의 출력을 선택단자(SEL)의 입력으로 하는 멀티플렉서(51)는 제2플립플롭(12)의 출력을 통과시키지 않고 피드백된 신호(XO)를 통과시킨다.

상기의 결과를 보면, 카운트데이타(DI)가 십진수 5에 설정되어 있으므로 입력신호(XI)가 클럭펄스(CP)의 6주기분 이상 한 레벨이 지속되면 그 신호는 신호(XO)로 출력되고 그렇지않을 경우에는 출력되지 않는다는 것을 알 수 있다.

따라서, 제2도 (a)의 입력신호(XI)중에 첫 번째 하이구간(H)은 출력되지 않고 그 다음의 로우구간(L)은 클럭펄스(CP)의 6주기분 이상이므로 출력된다.

그리고, 두 번째 하이구간(H)은 클럭펄스(CP)의 6주기분 이상이므로 출력되고 그 뒤의 로우구간(L)은 출력되지 않는다. 입력신호(XI)의 세 번째 하이구간(H)도 출력되지 않는다. 그러나, 두 번째 하이구간(H) 다음의 로우구간(L)과 세 번째 하이구간(H)은 출력되지 않는 대신 멀티프렉서(51)와 제3플립플롭(52)에 의하여 신호(XO)가 피드백되므로 상기 구간동안에는 입력신호(XI)의 두 번째 하이구간(H)의 신호가 출력된다.

제2도 (a)의 입력신호(XI)중에 첫 번째 하이구간(H)은 일종의 펄스성 잡음이고, 두 번째 하이구간(H)다음의 로우구간(L)은 유효신호 사이에 혼입되는 잡음인데 제2도의 (f)에 도시되었듯이 이고안에 따른 디지틀 필터회로는 상기의 잡음을 모두 제거하였다는 것을 알 수 있다.

그리고, 입력신호(XI)는 카운트데이타(DI)×클럭펄스(CP)주기 만큼의 시간지연 후에 출력신호(XO)로 나타난다.

이러한 디지틀 필터회로에서 사용자에 의해 조정 가능한 입력신호(XI)의 필터링 범위를 알아보면, 공통 클럭펄스(CP)의 주기를 250㎲로 할 경우 두 카운터(21, 22)가 8비트여서 조정가능한 카운트데이타(DI)는 0∼255이므로 필터링 범위는 250㎲∼64㎳가 됨을 알 수 있다.

이상에서와 같이 이 고안의 실시예에서, 디지틀 신호처리 장치에서 입력신호에 혼입되는 잡음과 펄스성 잡음을 제거하고 입력선호의 통과 주파수대역이 사용자에 의해 조정될 수 있으며 이 고안에 의한 회로가 주문형 IC(Application-Specific Integrated Circuit)화할 수 있도록 하는 효과를 가진 디지틀 필터회로를 제공할 수 있다.

Claims

신호(XI)가 입력되는 신호입력부(10)와; 상기 신호입력부(10)의 입력신호(XI)의 상태가 변화할 때마다 구동신호(LD)를 출력시키는 카운터 구동부(30)와; 구동신호(LD)에 의해 구동되어 카운터입력단(D1∼D4,D5∼D8)으로 입력되는 데이터(DI)를 카운트하는 카운터부(20)와; 상기 카운터부(20)의 출력데이타(Q1∼Q4, Q5∼Q8)를 입력으로하여 카운터부(20)에 입력되는 데이터(DI)를 모두 카운트했을 경우에만 입력부(10)의 신호를 출력시키게 함으로써 잡음과 신호를 판단하는 신호판단부(40)와; 상기 신호판단부(40)의 제어에 따라 신호(XO)를 출력하는 신호출력부(50)로 구성되는 디지틀 필터회로.
상기한 제1항에 있어서, 신호입력부(10)는 복수개의 D플립플롭(11, 12)으로 구성되어 있는 것을 특징으로 하는 디지틀 필터회로.
상기한 제1항에 있어서, 카운터 구동부(30)는 신호입력부(10)의 두 플립플롭(11, 12)의 출력을 매 클럭단위로 비교하여 두 플립플롭의 출력신호에 변화가 있을때에는 카운터 구동신호(LD)를 출력시키는 동작특성을 가지는 디지틀 필터회로.
제3항에 있어서, 카운터 구동부(30)는 신호입력부(10)의 두 플립프롭(11, 12) 출력을 입력으로 하는 배타적 역논리합회로로 구성되어 있는 것을 특징으로 하는 디지틀 필터회로.
상기한 제1항에 있어서, 신호판단부(40)는 카운터부(20)의 출력데이타(Q1∼Q4, Q5∼Q8)를 입력으로 하는 논리합회로로 구성되어 있는 것을 특징으로 하는 디지틀 필터회로.
상기한 제1항에 있어서, 카운터부(20)는 입력단(D1∼D4,D5∼D8)에 입력되는 입력데이타(DI)를 사용자에 의하여 설정 가능하도록 함으로써 입력신호(XI)를 필터링할 때 통과대역을 임의로 결정할 수 있도록 하는 동작상의 특징을 가지고 있는 디지틀 필터회로.
제1항에 있어서, 상기 카운터부(20)는 사용자에 의해 설정 가능한 입력데이타(DI)에 따라 필터링의 통과대역이 조정될 수 있는 것을 특징으로 하는 디지틀 필터회로.
상기한 제7항에 있어서, 카운터부(20)는 입력신호(XI)의 통과대역을 확장하기 위하여 다수개의 카운터를 이용하는 것을 특징으로 하는 디지틀 필터회로.
상기한 제1항에 있어서, 신호출력부(50)는 멀티플렉서(51)와 D플립플롭(52)으로 구성되어 있는 것을 특징으로 하는 디지틀 필터회로.