JPH04222113A - デジタルフィルタ回路 - Google Patents
デジタルフィルタ回路Info
- Publication number
- JPH04222113A JPH04222113A JP2405543A JP40554390A JPH04222113A JP H04222113 A JPH04222113 A JP H04222113A JP 2405543 A JP2405543 A JP 2405543A JP 40554390 A JP40554390 A JP 40554390A JP H04222113 A JPH04222113 A JP H04222113A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- clock
- flop
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 244000145845 chattering Species 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、設備等の制御を行うプ
ログラマブルコントローラの入力回路に用いるデジタル
フィルタ回路に関する。
ログラマブルコントローラの入力回路に用いるデジタル
フィルタ回路に関する。
【０００２】
【従来の技術】図４は従来例の回路を示しており、この
従来例の回路では入力ＸＩＮを１段目のＤ型フリップフ
ロップ１でラッチし、このフリップフロップ１のＱ出力
を更に２段目のフリップフロップ２でラッチし、このフ
リップフロップ２のＱ出力と、上記フリップフロップ１
のＱ出力をオアゲート３及びナンドゲート４とで論理和
、否定論理積をとり、それぞれの出力をＲＳフリップフ
ロップ５のセット信号、リセット信号とし、このＲＳフ
リップフロップ５のＱ出力を出力ＸＯＵＴとして取り出
すようになっている。
従来例の回路では入力ＸＩＮを１段目のＤ型フリップフ
ロップ１でラッチし、このフリップフロップ１のＱ出力
を更に２段目のフリップフロップ２でラッチし、このフ
リップフロップ２のＱ出力と、上記フリップフロップ１
のＱ出力をオアゲート３及びナンドゲート４とで論理和
、否定論理積をとり、それぞれの出力をＲＳフリップフ
ロップ５のセット信号、リセット信号とし、このＲＳフ
リップフロップ５のＱ出力を出力ＸＯＵＴとして取り出
すようになっている。
【０００３】
【発明が解決しようとする課題】上述のように図４の従
来例では２段のラッチを行って、全出力の論理レベルを
検出してセット、リセットを行っており、ラッチの段数
を増やした場合にはオアゲート３、ナンドゲート４の入
力が段数分の多入力になる。またラッチは１つのクロッ
クＬＣＬＫで行っており、クロックＬＣＬＫの周期がフ
ィルタの入力の時定数になる。
来例では２段のラッチを行って、全出力の論理レベルを
検出してセット、リセットを行っており、ラッチの段数
を増やした場合にはオアゲート３、ナンドゲート４の入
力が段数分の多入力になる。またラッチは１つのクロッ
クＬＣＬＫで行っており、クロックＬＣＬＫの周期がフ
ィルタの入力の時定数になる。
【０００４】この従来例の場合、非周期ノイズは除去で
きるが、図５（ａ）に示すような周期的なノイズ■〜■
が入力ＸＩＮに乗った場合、出力ＸＯＵＴは図５（ｈ）
において破線で示す期待出力とは違った動きを図５（ｇ
）のように示す。このような周期的なノイズに対する効
果を高めようとすれば段数を増やさなければならず、多
数の入力がある場合に素子数が多くなるという問題があ
った。
きるが、図５（ａ）に示すような周期的なノイズ■〜■
が入力ＸＩＮに乗った場合、出力ＸＯＵＴは図５（ｈ）
において破線で示す期待出力とは違った動きを図５（ｇ
）のように示す。このような周期的なノイズに対する効
果を高めようとすれば段数を増やさなければならず、多
数の入力がある場合に素子数が多くなるという問題があ
った。
【０００５】尚図５（ｂ）はクロックＬＣＬＫ、図５（
ｃ）はフリップフロップ１のＱ出力を、図５（ｄ）はフ
リップフロップ２のＱ出力を、図５（ｅ）はオアゲート
３の出力を、図５（ｆ）はナンドゲート４の出力を夫々
示す。本発明は上述の問題点に鑑みて為されたもので、
その目的とするところは、入力に重畳する非周期的なノ
イズと周期的なノイズとを効率的に除去できるデジタル
フィルタ回路を提供するにある。
ｃ）はフリップフロップ１のＱ出力を、図５（ｄ）はフ
リップフロップ２のＱ出力を、図５（ｅ）はオアゲート
３の出力を、図５（ｆ）はナンドゲート４の出力を夫々
示す。本発明は上述の問題点に鑑みて為されたもので、
その目的とするところは、入力に重畳する非周期的なノ
イズと周期的なノイズとを効率的に除去できるデジタル
フィルタ回路を提供するにある。
【０００６】
【課題を解決するための手段】本発明は、上述の目的を
達成するために、入力信号のノイズを除去するデジタル
フィルタ回路において、入力を第１のクロックによって
ラッチするラッチ回路と、ラッチ回路の出力を比較し論
理レベルの多数決をとる多数決回路と、多数決回路の出
力を第２のクロックの立ち上がり、立ち下がりでラッチ
して比較する比較回路と、比較回路の出力によって出力
を反転、保持する出力回路とを備えたものである。
達成するために、入力信号のノイズを除去するデジタル
フィルタ回路において、入力を第１のクロックによって
ラッチするラッチ回路と、ラッチ回路の出力を比較し論
理レベルの多数決をとる多数決回路と、多数決回路の出
力を第２のクロックの立ち上がり、立ち下がりでラッチ
して比較する比較回路と、比較回路の出力によって出力
を反転、保持する出力回路とを備えたものである。
【０００７】
【作用】而して本発明によれば、周期的なノイズが入力
に重畳している場合においても、多数決回路でほとんど
を除去することができ、また多数決回路の出力を第２の
クロックの立ち上がり、立ち下がりでラッチして比較す
る比較回路を設けているため、入力の幅が第２のクロッ
クの周期の１／２以下ではノイズとして除去でき、また
１／２から１倍の幅ではタイミングによって受け付けら
れ、１倍以上の幅では必ず受け付けるため、非周期的な
ノイズであっても効率良く除去できる。
に重畳している場合においても、多数決回路でほとんど
を除去することができ、また多数決回路の出力を第２の
クロックの立ち上がり、立ち下がりでラッチして比較す
る比較回路を設けているため、入力の幅が第２のクロッ
クの周期の１／２以下ではノイズとして除去でき、また
１／２から１倍の幅ではタイミングによって受け付けら
れ、１倍以上の幅では必ず受け付けるため、非周期的な
ノイズであっても効率良く除去できる。
【０００８】
【実施例】以下本発明を実施例により説明する。図１は
本発明の実施例の回路を示しており、本実施例は３つの
Ｄ型フリップフロップ６〜８を用いた３段のラッチ回路
を構成している。またフリップフロップ６と７のＱ出力
の論理積をアンドゲート９で、またフリップフロップ６
と８のＱ出力の論理積をアンドゲート１０で、更にフリ
ップフロップ７と８のＱ出力の論理積をアンドゲート１
１で夫々とるとともにこれらのアンドゲート９〜１１の
出力の論理和をオアゲート１２でとることにより多数決
回路を構成している。
本発明の実施例の回路を示しており、本実施例は３つの
Ｄ型フリップフロップ６〜８を用いた３段のラッチ回路
を構成している。またフリップフロップ６と７のＱ出力
の論理積をアンドゲート９で、またフリップフロップ６
と８のＱ出力の論理積をアンドゲート１０で、更にフリ
ップフロップ７と８のＱ出力の論理積をアンドゲート１
１で夫々とるとともにこれらのアンドゲート９〜１１の
出力の論理和をオアゲート１２でとることにより多数決
回路を構成している。
【０００９】更にＤ型フリップフロップ１３、１４、オ
アゲート１５、ナンドゲート１６で比較回路を構成し、
ＲＳフリップフロップ１７で出力回路を備えている。本
実施例ではクロックを２つ用いており、第１のクロック
ＬＣＬＫは１０μｓ程度の周期に設定されたもので、イ
ンバータゲート１８で反転した後、各Ｄ型フリップフロ
ップ６〜８のＣＫ端子に入力し、第２のクロックＰＣＨ
ＣＮＳは所望の入力ＸＩＮの時定数によって１ｍｓから
１２８ｍｓに周期が設定されたもので、そのままＤ型フ
リップフロップ１３のＣＫ端子に、またインバータゲー
ト１９で反転した後Ｄ型フリップフロップ１４のＣＫ端
子に入力する。
アゲート１５、ナンドゲート１６で比較回路を構成し、
ＲＳフリップフロップ１７で出力回路を備えている。本
実施例ではクロックを２つ用いており、第１のクロック
ＬＣＬＫは１０μｓ程度の周期に設定されたもので、イ
ンバータゲート１８で反転した後、各Ｄ型フリップフロ
ップ６〜８のＣＫ端子に入力し、第２のクロックＰＣＨ
ＣＮＳは所望の入力ＸＩＮの時定数によって１ｍｓから
１２８ｍｓに周期が設定されたもので、そのままＤ型フ
リップフロップ１３のＣＫ端子に、またインバータゲー
ト１９で反転した後Ｄ型フリップフロップ１４のＣＫ端
子に入力する。
【００１０】次に本実施例の動作を図２、図３のタイム
チャートに基づいて説明する。まず図２（ｂ）に示すク
ロックＬＣＬＫに対してクロックＰＣＨＣＮＳは図２（
ｊ）に示すようにクロックＬＣＬＫの立ち上がりで変化
し、ラッチ回路を構成するＤ型フリップフロップ６〜８
はクロックＬＣＬＫの立ち下がりで入力をラッチする。
チャートに基づいて説明する。まず図２（ｂ）に示すク
ロックＬＣＬＫに対してクロックＰＣＨＣＮＳは図２（
ｊ）に示すようにクロックＬＣＬＫの立ち上がりで変化
し、ラッチ回路を構成するＤ型フリップフロップ６〜８
はクロックＬＣＬＫの立ち下がりで入力をラッチする。
【００１１】図２（ｃ）はＤ型フリップフロップ６のＱ
出力を示しており、図２（ａ）に示す入力ＸＩＮを■の
クロックＬＣＬＫの立ち下がりでラッチしている。また
図２（ｄ）はフリップフロップ７のＱ出力を示しており
、図２（ｃ）に示すＤ型フリップフロップ６のＱ出力を
■のクロックＬＣＬＫの立ち下がりでラッチしている。
出力を示しており、図２（ａ）に示す入力ＸＩＮを■の
クロックＬＣＬＫの立ち下がりでラッチしている。また
図２（ｄ）はフリップフロップ７のＱ出力を示しており
、図２（ｃ）に示すＤ型フリップフロップ６のＱ出力を
■のクロックＬＣＬＫの立ち下がりでラッチしている。
【００１２】更に図２（ｅ）はＤ型フリップフロップ８
のＱ出力を示しており、図２（ｄ）に示すフリップフロ
ップ７のＱ出力を■のクロックＬＣＬＫの立ち下がりで
ラッチしている。上述のラッチの結果多数決回路の各ア
ンドゲート９〜１１の出力は図２（ｆ）〜（ｈ）に示す
ようになり、オアゲート１２の出力は図２（ｉ）に示す
ようになる。
のＱ出力を示しており、図２（ｄ）に示すフリップフロ
ップ７のＱ出力を■のクロックＬＣＬＫの立ち下がりで
ラッチしている。上述のラッチの結果多数決回路の各ア
ンドゲート９〜１１の出力は図２（ｆ）〜（ｈ）に示す
ようになり、オアゲート１２の出力は図２（ｉ）に示す
ようになる。
【００１３】一方、比較回路のＤ型フリップフロップ１
３、１４でのラッチは、図２（ｋ），（ｌ）で示すよう
にクロックＰＣＨＣＮＳの変化点（クロックＬＣＬＫの
立ち上がり）で行われるため、同時変化による誤動作は
ない。このラッチ結果によりオアゲート１５、ナンドゲ
ート１６の出力は図（ｍ）（ｎ）に示すようになる。
３、１４でのラッチは、図２（ｋ），（ｌ）で示すよう
にクロックＰＣＨＣＮＳの変化点（クロックＬＣＬＫの
立ち上がり）で行われるため、同時変化による誤動作は
ない。このラッチ結果によりオアゲート１５、ナンドゲ
ート１６の出力は図（ｍ）（ｎ）に示すようになる。
【００１４】而して比較回路はクロックＰＣＨＣＮＳの
両変化点でＲＳフリップフロップ１７のセット・リセッ
ト信号を出力するため、入力の幅がクロックＰＣＨＣＮ
Ｓの周期の１／２以下では、ノイズとして除去され。ま
た１／２から１倍の幅ではタイミングによって受け付け
られ、１倍以上の幅では必ず受け付けられる。図２（ｏ
）はＲＳフリップフロップ１７のＱ出力つまり、出力Ｘ
ＯＵＴを示す。
両変化点でＲＳフリップフロップ１７のセット・リセッ
ト信号を出力するため、入力の幅がクロックＰＣＨＣＮ
Ｓの周期の１／２以下では、ノイズとして除去され。ま
た１／２から１倍の幅ではタイミングによって受け付け
られ、１倍以上の幅では必ず受け付けられる。図２（ｏ
）はＲＳフリップフロップ１７のＱ出力つまり、出力Ｘ
ＯＵＴを示す。
【００１５】ここで周期的なノイズが図３（ａ）に示す
ように入力ＸＩＮにのった場合でも多数決回路の働きに
より、その殆どは取り除かれて、出力ＸＯＵＴは図３（
ｏ）に示すように期待通りのものとなる。尚図３（ｂ）
〜（ｎ）は図２の（ｂ）〜（ｎ）に対応するものである
。
ように入力ＸＩＮにのった場合でも多数決回路の働きに
より、その殆どは取り除かれて、出力ＸＯＵＴは図３（
ｏ）に示すように期待通りのものとなる。尚図３（ｂ）
〜（ｎ）は図２の（ｂ）〜（ｎ）に対応するものである
。
【００１６】
【発明の効果】本発明は、入力信号のノイズを除去する
デジタルフィルタ回路において、入力を第１のクロック
によってラッチするラッチ回路と、ラッチ回路の出力を
比較し論理レベルの多数決をとる多数決回路と、多数決
回路の出力を第２のクロックの立ち上がり、立ち下がり
でラッチして比較する比較回路と、比較回路の出力によ
って出力を反転、保持する出力回路とを備えたものであ
るから、周期的なノイズが入力に重畳している場合にお
いても、多数決回路でほとんどを除去することができ、
また比較回路を設けているため、入力の幅が第２のクロ
ックの周期の１／２以下ではノイズとして除去でき、ま
た１／２から１倍の幅ではタイミングによって受け付け
られ、１倍以上の幅では必ず受け付けるため、多数決回
路で除去できなかった非周期的なノイズであっても効率
良く除去でき、特にリレー等のチャタリングノイズや、
動力回路の開閉によるノイズ等の非周期的なノイズと、
動力回路やスイッチング回路から伝播する周期的なノイ
ズとの除去に効果を発揮することができるという効果が
ある。
デジタルフィルタ回路において、入力を第１のクロック
によってラッチするラッチ回路と、ラッチ回路の出力を
比較し論理レベルの多数決をとる多数決回路と、多数決
回路の出力を第２のクロックの立ち上がり、立ち下がり
でラッチして比較する比較回路と、比較回路の出力によ
って出力を反転、保持する出力回路とを備えたものであ
るから、周期的なノイズが入力に重畳している場合にお
いても、多数決回路でほとんどを除去することができ、
また比較回路を設けているため、入力の幅が第２のクロ
ックの周期の１／２以下ではノイズとして除去でき、ま
た１／２から１倍の幅ではタイミングによって受け付け
られ、１倍以上の幅では必ず受け付けるため、多数決回
路で除去できなかった非周期的なノイズであっても効率
良く除去でき、特にリレー等のチャタリングノイズや、
動力回路の開閉によるノイズ等の非周期的なノイズと、
動力回路やスイッチング回路から伝播する周期的なノイ
ズとの除去に効果を発揮することができるという効果が
ある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１回路の動作説明用タイムチャートである。
【図３】図１回路の動作説明用タイムチャートである。
【図４】従来例の回路図である。
【図５】図４回路の動作説明用タイムチャートである。
６ Ｄ型フリップフロップ
７ Ｄ型フリップフロップ
８ Ｄ型フリップフロップ
９ アンドゲート
１０ アンドゲート
１１ アンドゲート
１２ オアゲート
１３ Ｄ型フリップフロップ
１４ Ｄ型フリップフロップ
１５ オアゲート
１６ ナンドゲート
１７ ＲＳフリップフロップ
ＸＩＮ 入力
ＬＣＬＫ 第１のクロック
ＰＣＨＣＮＳ 第２のクロック
Claims (1)
- 【請求項１】 入力信号のノイズを除去するデジタル
フィルタ回路において、入力を第１のクロックによって
ラッチするラッチ回路と、ラッチ回路の出力を比較し論
理レベルの多数決をとる多数決回路と、多数決回路の出
力を第２のクロックの立ち上がり、立ち下がりでラッチ
して比較する比較回路と、比較回路の出力によって出力
を反転、保持する出力回路とを備えたことを特徴とする
デジタルフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2405543A JPH04222113A (ja) | 1990-12-25 | 1990-12-25 | デジタルフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2405543A JPH04222113A (ja) | 1990-12-25 | 1990-12-25 | デジタルフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222113A true JPH04222113A (ja) | 1992-08-12 |
Family
ID=18515147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2405543A Pending JPH04222113A (ja) | 1990-12-25 | 1990-12-25 | デジタルフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04222113A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027335A (ja) * | 2007-07-18 | 2009-02-05 | Oki Electric Ind Co Ltd | フィルタ回路および方法 |
| JP2012165209A (ja) * | 2011-02-07 | 2012-08-30 | Tokyo Metropolitan Univ | フリップフロップ装置 |
| US10425069B2 (en) | 2016-03-01 | 2019-09-24 | Denso Corporation | Signal output circuit |
-
1990
- 1990-12-25 JP JP2405543A patent/JPH04222113A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027335A (ja) * | 2007-07-18 | 2009-02-05 | Oki Electric Ind Co Ltd | フィルタ回路および方法 |
| JP2012165209A (ja) * | 2011-02-07 | 2012-08-30 | Tokyo Metropolitan Univ | フリップフロップ装置 |
| US10425069B2 (en) | 2016-03-01 | 2019-09-24 | Denso Corporation | Signal output circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |