JP2001325870A - 制御信号の入力回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号の対をなすａ接点，ｂ接点の一方が
異常値になった場合に、以後の制御処理に悪影響を及ぼ
すことがあった。 【解決手段】 ａ接点信号とｂ接点信号が入力され、ａ
接点信号のみが０である場合以外の入力の組み合わせに
１を出力するａ接点優先回路４と、ａ接点信号とｂ接点
信号が入力され、ａ接点信号のみが１である場合以外の
入力の組み合わせに０を出力するｂ接点優先回路５と、
ａ接点優先回路の出力と回路の最終出力値との論理積を
出力する第１のＡＮＤ回路６と、ｂ接点優先回路の出力
と回路の最終出力値の否定値との論理積を出力する第２
のＡＮＤ回路７と、第１のＡＮＤ回路６と第２のＡＮＤ
回路７の出力の論理和を求めて最終出力とするＯＲ回路
８とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、保護継電器等の制
御装置における制御信号の入力回路に関する。

【０００２】

【従来の技術】従来、保護継電器等の制御装置の制御信
号の入力回路においては、互いに対をなすａ接点信号と
ｂ接点信号により入力信号を二重化して入力しているの
が一般的であった。図３において、外部機器から出力さ
れた信号は入力信号として保護継電器内のリレーコイル
Xに入力され、ａ接点Xａ、ｂ接点Ｘｂを駆動する。これ
らの接点信号は図４に示すようにＡＮＤ回路１，２に入
力されてから、装置（保護継電器）内で使用される。こ
の場合、入力信号がａ接点信号とｂ接点信号の２種類で
あり、その組み合わせは表１に示す真理値表のようにな
る。

【０００３】

【表１】

【０００４】この表のNo.1とNo.4は、ａ接点信号とｂ接
点信号の値が同じであるので入力が誤った場合であり、
それらの場合は、出力はいずれも０となる。これら入力
の誤りの検出は、ソフトにより構成される監視回路３を
設けておくことで対処可能であり、入力の誤りによる異
常の場合は監視回路３から異常信号を出力するととも
に、出力をロックすることも可能である。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た監視回路３を設けた場合、ａ接点信号とｂ接点信号が
切り替わる際に、両者の切り替わるタイミングが若干ず
れると、瞬時ではあるが入力が真理値表のNo.1またはN
o.4の状態となり、異常が検出されることがある。その
結果、その後の制御処理に支障をきたすことがあった。
また、ａ接点信号またはｂ接点信号の値が完全に異常に
なった場合は、以後、出力がともに０となり、装置の動
作が異常となる場合もあった。

【０００６】

【課題を解決するための手段】そこで上記課題を解決す
るために、請求項１の発明は、ａ接点信号とｂ接点信号
が入力され、ａ接点信号のみが０である場合以外の入力
の組み合わせのときに１を出力するａ接点優先回路と、
ａ接点信号とｂ接点信号が入力され、ａ接点信号のみが
１である場合以外の入力の組み合わせのときに０を出力
するｂ接点優先回路と、ａ接点優先回路の出力と回路の
最終出力値との論理積を出力する第１のＡＮＤ回路と、
ｂ接点優先回路の出力と回路の最終出力値の否定値との
論理積を出力する第２のＡＮＤ回路と、第１のＡＮＤ回
路と第２のＡＮＤ回路の出力の論理和を求めて最終出力
とするＯＲ回路とを備えたことを特徴とする。

【０００７】請求項２の発明は、請求項１の発明におい
て、前記ａ接点優先回路をａ接点信号とｂ接点信号の否
定値が入力されるＯＲ回路とするとともに、前記ｂ接点
優先回路をａ接点信号とｂ接点信号の否定値が入力され
るＡＮＤ回路としたことを特徴とする。

【０００８】

【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１は本発明の前段を構成するａ接点優
先回路およびｂ接点優先回路を示す図である。ａ接点優
先回路は、互いに対をなすａ接点信号とｂ接点の否定値
が入力されるＯＲ回路４からなる。ｂ接点優先回路は、
互いに対をなすａ接点信号とｂ接点の否定値が入力され
るＡＮＤ回路５からなる。それぞれの入力と出力の関係
は、表２に示す真理値表に示すとおりである。

【０００９】

【表２】

【００１０】すなわち、ａ接点優先回路は、別名、セッ
ト優先回路ともいい、ａ接点信号とｂ接点信号が入力さ
れると、ａ接点信号のみが０である場合の組み合わせ(N
o.3)に０を出力し、それ以外の組み合わせに１を出力す
る。ｂ接点優先回路は、別名、リセット優先回路ともい
い、ａ接点信号とｂ接点信号が入力されると、ａ接点信
号のみが１である場合の組み合わせ(No.2)に１を出力
し、それ以外の組み合わせに０を出力する。

【００１１】図２は、本発明の構成を示す図であり、図
１に示したＯＲ回路４およびＡＮＤ回路５が、互いの入
力を共通にして前段に配置されている。ＯＲ回路４の出
力は、最終段のＯＲ回路８の出力３とともに、ＡＮＤ回
路６に入力されてその論理積が出力され、ＯＲ回路８へ
入力される。ＡＮＤ回路５の出力は、最終段のＯＲ回路
８の出力３の否定値とともに、ＡＮＤ回路７に入力され
てその論理積が出力され、ＯＲ回路８へ入力される。な
お、ＡＮＤ回路６は請求項１に記載の第１のＡＮＤ回路
であり、ＡＮＤ回路７は同じく第２のＡＮＤ回路であ
る。ＯＲ回路８は、入力されたＡＮＤ回路６，７の出力
の論理和を求めて出力３として出力する。次に表３にも
とづき動作を説明する。

【００１２】

【表３】

【００１３】表中のNo.1は、電源が投入された状態であ
り、ａ接点信号、ｂ接点信号がともに０であり異常な状
態であるが、出力３は初期状態により変化し、表示例で
は０となる。次に、No.2に進み、ｂ接点信号が１になり
正常な入力状態となり、出力３は０のままである。次
に、No.3に進み、ｂ接点信号が０になり異常な入力状態
となるが、出力３はその直前の値０のままとなる。この
ときまで、ａ接点信号は０であるとする。さらに、No.4
に進み、ａ接点信号、ｂ接点信号がともに１となり異常
な入力状態となるが、出力３はその直前の値０のままと
なる。

【００１４】次に、No.5に進み、ａ接点信号は１のまま
でｂ接点信号が０になり正常な入力状態となり、出力３
は１となる。次に、No.6に進み、ａ接点信号が０になり
異常な入力状態となるが、出力３はその直前の値１のま
まとなる。次に、No.7に進み、ａ接点信号およびｂ接点
信号がともに１になり異常な入力状態となるが、出力３
はその直前の値１のままとなる。次に、No.8に進み、b
接点信号は１のままでａ接点信号が０になり正常な入力
状態となり、出力３は０となる。このようにして、接点
信号がともに同一となる異常が発生した場合（No.３,
４,６,７のケース）に、その異常発生直前の正常な値の
出力値がそのまま保持されて出力される。

【００１５】本発明を、電力系統の遮断器（以下ＣＢと
称する）に適用した場合、ＣＢは普段切り替え操作が少
ないため、ＣＢを入り切りするとき、ａ接点が１、ｂ接
点が０の状態から、ａ接点が０、ｂ接点が１の状態に瞬
時に変化せずに、中間状態で、ａ接点が０、ｂ接点が０
またはａ接点が１、ｂ接点が１の異常状態になることが
ある。この場合も中間の異常状態では、出力はその直前
の値が保持され、接点が完全に切り替わった後に出力が
変化することで、動作が異常になることが防止される。

【００１６】

【発明の効果】以上述べたように本発明によれば、入力
信号に異常が発生した場合に、出力は、その異常が発生
する直前の状態に保持される。その結果、入力信号の異
常の影響を最小限におさえることが可能となる。

【図面の簡単な説明】

【図１】本発明を構成するａ接点優先回路およびｂ接点
優先回路を示す図である。

【図２】本発明の構成を示す図である。

【図３】従来の入力信号の発生回路（保護継電器の入力
回路）を示す図である。

【図４】図３の回路により発生した信号の処理回路図で
ある。

【符号の説明】

４ ＯＲ回路 ５〜７ ＡＮＤ回路 ８ ＯＲ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ａ接点信号とｂ接点信号が入力され、ａ
   接点信号のみが０である場合以外の入力の組み合わせの
   ときに１を出力するａ接点優先回路と、 ａ接点信号とｂ接点信号が入力され、ａ接点信号のみが
   １である場合以外の入力の組み合わせのときに０を出力
   するｂ接点優先回路と、 ａ接点優先回路の出力と回路の最終出力値との論理積を
   出力する第１のＡＮＤ回路と、 ｂ接点優先回路の出力と回路の最終出力値の否定値との
   論理積を出力する第２のＡＮＤ回路と、 第１のＡＮＤ回路と第２のＡＮＤ回路の出力の論理和を
   求めて最終出力とするＯＲ回路と、 を備えたことを特徴とする制御信号の入力回路。
2. 【請求項２】 請求項１記載の制御信号の入力回路にお
   いて、 前記ａ接点優先回路をａ接点信号とｂ接点信号の否定値
   が入力されるＯＲ回路とするとともに、前記ｂ接点優先
   回路をａ接点信号とｂ接点信号の否定値が入力されるＡ
   ＮＤ回路としたことを特徴とする制御信号の入力回路。