JPH06273495A - テストモード機能をもつ半導体集積回路 - Google Patents
テストモード機能をもつ半導体集積回路Info
- Publication number
- JPH06273495A JPH06273495A JP5057556A JP5755693A JPH06273495A JP H06273495 A JPH06273495 A JP H06273495A JP 5057556 A JP5057556 A JP 5057556A JP 5755693 A JP5755693 A JP 5755693A JP H06273495 A JPH06273495 A JP H06273495A
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- JP
- Japan
- Prior art keywords
- test mode
- signal
- signals
- oscillation
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 テストモード機能をもつ半導体集積回路にお
いて、通常モード時、誤動作によりテストモードへ移行
しても、発振動作を行うと通常モードへ復帰する。 【構成】 発振回路２の動作を発振検出手段６が検出
し、（ａ）のデータ入力手段３又は、（ｂ）のテストモ
ード信号出力手段５に作用し、テストモード信号をリセ
ットする。
いて、通常モード時、誤動作によりテストモードへ移行
しても、発振動作を行うと通常モードへ復帰する。 【構成】 発振回路２の動作を発振検出手段６が検出
し、（ａ）のデータ入力手段３又は、（ｂ）のテストモ
ード信号出力手段５に作用し、テストモード信号をリセ
ットする。
Description
【０００１】
【産業上の利用分野】この発明は、テスト専用端子を設
けずに、テストモード機能を持つ半導体集積回路に関す
る。
けずに、テストモード機能を持つ半導体集積回路に関す
る。
【０００２】
【従来の技術】従来、図１に示すようにテスト専用端子
を持たない半導体集積回路において、入力または入出力
端子を用いて、通常、使用しない組み合わせの端子設定
になった場合にテストモードへ移行する方法を用いてい
た。
を持たない半導体集積回路において、入力または入出力
端子を用いて、通常、使用しない組み合わせの端子設定
になった場合にテストモードへ移行する方法を用いてい
た。
【０００３】
【発明が解決しようとする課題】しかし、従来の手段で
は、通常モードで動作している時、何らかの原因により
テストモードへ移行してしまい、そのままになってしま
うという欠点があった。そこで、この発明の目的は従来
のこのような課題を解決するため、テストモードへ移行
しても、通常処理を行うとテストモードから通常モード
へ復帰する手段を得ることである。
は、通常モードで動作している時、何らかの原因により
テストモードへ移行してしまい、そのままになってしま
うという欠点があった。そこで、この発明の目的は従来
のこのような課題を解決するため、テストモードへ移行
しても、通常処理を行うとテストモードから通常モード
へ復帰する手段を得ることである。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、この発明は通常使用時、必ず動作させる発振回路の
発振を検出する手段を設け、通常モードへの復帰が図れ
るようにした。
に、この発明は通常使用時、必ず動作させる発振回路の
発振を検出する手段を設け、通常モードへの復帰が図れ
るようにした。
【０００５】
【作用】上記のように構成されたテストモード機能をも
つ半導体集積回路においては、発振回路の発振を検出す
る手段を設けることにより、通常モード時に何らかの不
具合によりテストモードへ移行しても通常処理、本発明
においては発振動作を伴う処理を行うと、発振を検出す
る手段によりテストモードをキャンセルし、通常モード
へ復帰する。
つ半導体集積回路においては、発振回路の発振を検出す
る手段を設けることにより、通常モード時に何らかの不
具合によりテストモードへ移行しても通常処理、本発明
においては発振動作を伴う処理を行うと、発振を検出す
る手段によりテストモードをキャンセルし、通常モード
へ復帰する。
【０００６】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。図１（ａ）は、本発明に係るテストモード機能
をもつ半導体集積回路の回路ブロック図であり、テスト
モードをリセットするためにデータ入力手段と、発振検
出手段とを組み合わせたものである。入力端子９ａ、９
ｂ、９ｃから入力される信号８ａ、８ｂ、８ｃは回路ブ
ロック１に入力され、さらにテストモード信号を生成す
るためのデータ入力手段３へ入力される。データ入力手
段３から出力された信号１０ａ、１０ｂ、１０ｃはデコ
ード手段４によりデコードされ、信号１１ａ、１１ｂを
出力する。信号１１ａ、１１ｂはテストモード信号出力
手段５へ入力され、テストモード信号１２ａ、１２ｂを
出力し、回路ブロック１へ入力される。回路ブロック１
は、テストモード信号１２ａ、１２ｂがアクティブにな
ると、通常モード時使用している端子、例えば、１７
ａ、１８ｂをテスト端子とし、回路ブロックのテストを
行う。ここまでは、図４に示す従来の回路ブロック図と
同様の構成である。
明する。図１（ａ）は、本発明に係るテストモード機能
をもつ半導体集積回路の回路ブロック図であり、テスト
モードをリセットするためにデータ入力手段と、発振検
出手段とを組み合わせたものである。入力端子９ａ、９
ｂ、９ｃから入力される信号８ａ、８ｂ、８ｃは回路ブ
ロック１に入力され、さらにテストモード信号を生成す
るためのデータ入力手段３へ入力される。データ入力手
段３から出力された信号１０ａ、１０ｂ、１０ｃはデコ
ード手段４によりデコードされ、信号１１ａ、１１ｂを
出力する。信号１１ａ、１１ｂはテストモード信号出力
手段５へ入力され、テストモード信号１２ａ、１２ｂを
出力し、回路ブロック１へ入力される。回路ブロック１
は、テストモード信号１２ａ、１２ｂがアクティブにな
ると、通常モード時使用している端子、例えば、１７
ａ、１８ｂをテスト端子とし、回路ブロックのテストを
行う。ここまでは、図４に示す従来の回路ブロック図と
同様の構成である。
【０００７】図１（ａ）においては、発振回路２から出
力される信号１３を発振検出手段６が検出し、例えば、
１０ａ、１０ｂ、１０ｃが全て“０”の時は、テストモ
ード信号１１ａ、１１ｂをアクティブにしないならば、
１０ａ、１０ｂ、１０ｃの信号を全て“０”になる。
力される信号１３を発振検出手段６が検出し、例えば、
１０ａ、１０ｂ、１０ｃが全て“０”の時は、テストモ
ード信号１１ａ、１１ｂをアクティブにしないならば、
１０ａ、１０ｂ、１０ｃの信号を全て“０”になる。
【０００８】図１（ｂ）は、本発明に係るテストモード
機能をもつ半導体集積回路の回路ブロック図の他の例で
ある。図１（ｂ）において、発振回路２から出力される
信号１３を発振検出手段６が検出し、例えば、１２ａ、
１２ｂが“０”でアクティブでないならば、１２ａ、１
２ｂを“０”にする。
機能をもつ半導体集積回路の回路ブロック図の他の例で
ある。図１（ｂ）において、発振回路２から出力される
信号１３を発振検出手段６が検出し、例えば、１２ａ、
１２ｂが“０”でアクティブでないならば、１２ａ、１
２ｂを“０”にする。
【０００９】図２及び図３により、テストモードリセッ
ト手段について説明する。図２は、データ入力手段と発
振検出手段とが別々にある場合の一例である。発振回路
が動作すると変動する信号１３が発振検出手段６、例え
ば、ＣＲを使った積分回路で検出されると信号１８は
“１”となり、データ入力手段３、例えば、ＡＮＤゲー
ト１９ａ、１９ｂ、１９ｃをディスイネーブルし、信号
８ａ、８ｂ、８ｃの状態に関係せず、信号１０ａ、１０
ｂ、１０ｃを“０”にする。逆に、発振回路が動作して
いない時は、信号１３は変動しないため、信号１８は
“０”となり、信号８ａ、８ｂ、８ｃに従い信号１０
ａ、１０ｂ、１０ｃが出力される。
ト手段について説明する。図２は、データ入力手段と発
振検出手段とが別々にある場合の一例である。発振回路
が動作すると変動する信号１３が発振検出手段６、例え
ば、ＣＲを使った積分回路で検出されると信号１８は
“１”となり、データ入力手段３、例えば、ＡＮＤゲー
ト１９ａ、１９ｂ、１９ｃをディスイネーブルし、信号
８ａ、８ｂ、８ｃの状態に関係せず、信号１０ａ、１０
ｂ、１０ｃを“０”にする。逆に、発振回路が動作して
いない時は、信号１３は変動しないため、信号１８は
“０”となり、信号８ａ、８ｂ、８ｃに従い信号１０
ａ、１０ｂ、１０ｃが出力される。
【００１０】図３は、データ入力手段が発振検出手段に
含まれる場合の一例である。たとえば、発振回路が停止
している時、信号１３が“０”で、データ入力手段３と
して“１”でリセットのかかるリセット機能付Ｄ−ＦＦ
を使用した場合、信号１３が“０”の時は、信号８ａに
同期してＤ−ＦＦ２０ａ、２０ｂ、２０ｃは信号８ａ、
８ｂ、８ｃに従い、信号１０ａ、１０ｂ、１０ｃを出力
するが、信号１３が“１”すなわち、発振回路が動作し
ていると信号１０ａ、１０ｂ、１０ｃは信号８ａ、８
ｂ、８ｃの状態に関係せず全て“０”になる。
含まれる場合の一例である。たとえば、発振回路が停止
している時、信号１３が“０”で、データ入力手段３と
して“１”でリセットのかかるリセット機能付Ｄ−ＦＦ
を使用した場合、信号１３が“０”の時は、信号８ａに
同期してＤ−ＦＦ２０ａ、２０ｂ、２０ｃは信号８ａ、
８ｂ、８ｃに従い、信号１０ａ、１０ｂ、１０ｃを出力
するが、信号１３が“１”すなわち、発振回路が動作し
ていると信号１０ａ、１０ｂ、１０ｃは信号８ａ、８
ｂ、８ｃの状態に関係せず全て“０”になる。
【００１１】図１（ｂ）のテストモードリセット手段に
ついても同様の回路が考えられる。また、本実施例にお
いては端子９ａ、９ｂ、９ｃを３つの入力端子とした
が、デコード方法により端子数を変えられることはいう
までもなく、入出力端子で置き換えても同様である。
ついても同様の回路が考えられる。また、本実施例にお
いては端子９ａ、９ｂ、９ｃを３つの入力端子とした
が、デコード方法により端子数を変えられることはいう
までもなく、入出力端子で置き換えても同様である。
【００１２】
【発明の効果】この発明は、以上説明したように発振検
出手段を用いたテストモードリセット手段を有するの
で、通常使用時にテストモードになったままになるトラ
ブルを未然に防ぐことができる。
出手段を用いたテストモードリセット手段を有するの
で、通常使用時にテストモードになったままになるトラ
ブルを未然に防ぐことができる。
【図１】（ａ）は本発明に係るテストモード機能を持つ
半導体集積回路の回路ブロック図である。（ｂ）は本発
明に係るテストモード機能を持つ半導体集積回路の回路
ブロック図の他の例である。
半導体集積回路の回路ブロック図である。（ｂ）は本発
明に係るテストモード機能を持つ半導体集積回路の回路
ブロック図の他の例である。
【図２】本発明に係るテストモードリセット手段の図１
（ａ）における回路図である。
（ａ）における回路図である。
【図３】本発明に係るテストモードリセット手段の図１
（ｂ）における回路図の他の例である。
（ｂ）における回路図の他の例である。
【図４】従来のテストモード機能を持つ半導体集積回路
のブロック図である。
のブロック図である。
１ 回路ブロック ２ 発振回路 ３ データ入力手段 ４ デコード手段 ５ テストモード信号出力手段 ６ 発振検出手段 ７ テストモードリセット手段 ８ａ、８ｂ、８ｃ 入力信号 ９ａ、９ｂ、９ｃ 入力端子 １０ａ、１０ｂ、１０ｃ デコーダ入力信号 １１ａ、１１ｂ デコーダ出力信号 １２ａ、１２ｂ テストモード信号 １３ 発振回路出力信号 １４ａ、１４ｂ 振動子接続信号 １５ａ、１５ｂ 振動子接続端子 １６ａ、１６ｂ、１６ｃ、１６ｄ 外部端子接続信号 １７ａ、１７ｂ、１７ｃ、１７ｄ 外部端子 １８ 発振検出信号 １９ａ、１９ｂ、１９ｃ ＡＮＤゲート ２０ａ、２０ｂ、２０ｃ リセット機能付Ｄ−ＦＦ
Claims (1)
- 【請求項１】 テストモードへ移行するためのテストモ
ード信号発生手段と、通常モード時動作する発振回路
と、前記発振回路の動作状態を検出する検出手段と、前
記検出手段からの信号でテストモードから通常モードへ
移行させる手段とを有するテストモード機能をもつ半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057556A JPH06273495A (ja) | 1993-03-17 | 1993-03-17 | テストモード機能をもつ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057556A JPH06273495A (ja) | 1993-03-17 | 1993-03-17 | テストモード機能をもつ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06273495A true JPH06273495A (ja) | 1994-09-30 |
Family
ID=13059094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5057556A Pending JPH06273495A (ja) | 1993-03-17 | 1993-03-17 | テストモード機能をもつ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06273495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
| US6651196B1 (en) | 1999-02-16 | 2003-11-18 | Fujitsu Limited | Semiconductor device having test mode entry circuit |
-
1993
- 1993-03-17 JP JP5057556A patent/JPH06273495A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
| US6651196B1 (en) | 1999-02-16 | 2003-11-18 | Fujitsu Limited | Semiconductor device having test mode entry circuit |
| US6762617B2 (en) | 1999-02-16 | 2004-07-13 | Fujitsu Limited | Semiconductor device having test mode entry circuit |
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