JP2789383B2 - クロック断検出回路 - Google Patents
クロック断検出回路Info
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- JP2789383B2 JP2789383B2 JP25658190A JP25658190A JP2789383B2 JP 2789383 B2 JP2789383 B2 JP 2789383B2 JP 25658190 A JP25658190 A JP 25658190A JP 25658190 A JP25658190 A JP 25658190A JP 2789383 B2 JP2789383 B2 JP 2789383B2
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- Japan
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- clock
- output
- gate
- delay circuit
- circuit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はディジタル伝送において使用されるクロッ
クが断になったことを検出する回路についてのものであ
る。
クが断になったことを検出する回路についてのものであ
る。
［従来の技術］ 従来技術には特開昭62−108623号公報などがある。そ
の内容は、CMI符号伝送の受信回路において、CMI−NRZ
符号変換モジュールのエラーモニタ信号を任意のｎビッ
ト遅延させ、ORゲートを設けてシフトレジスタの各並列
出力の論理和をとり、ORゲートの出力として、信号断検
出信号を得ている。
の内容は、CMI符号伝送の受信回路において、CMI−NRZ
符号変換モジュールのエラーモニタ信号を任意のｎビッ
ト遅延させ、ORゲートを設けてシフトレジスタの各並列
出力の論理和をとり、ORゲートの出力として、信号断検
出信号を得ている。
［発明が解決しようとする課題］ 従来技術では、受信信号が断のとき、エラーモニタ信
号は「０」、「１」の不規則な繰り返しになり、シフト
レジスタで遅延させ「１」を固定するものであるが、こ
の場合の信号が断のときのエラーモニタ信号は片側の極
性しか見ておらず、信号が断のときのエラーモニタ信号
が「０」の極性で固定した場合、信号の断を検出するこ
とができない。また、信号の断とともにシフトレジスタ
のクロックが断になることもあり、この場合も信号の断
を検出することができない。
号は「０」、「１」の不規則な繰り返しになり、シフト
レジスタで遅延させ「１」を固定するものであるが、こ
の場合の信号が断のときのエラーモニタ信号は片側の極
性しか見ておらず、信号が断のときのエラーモニタ信号
が「０」の極性で固定した場合、信号の断を検出するこ
とができない。また、信号の断とともにシフトレジスタ
のクロックが断になることもあり、この場合も信号の断
を検出することができない。
この発明は、クロックが「０」、「１」のどちらの極
性で断になっても、断になったことを検出し、残響回路
を採用することにより、クロックが断になっても振動が
残るようにし、シフトレジスタによりｎタイムスロット
以上のクロック断を検出できる回路の提供を目的とす
る。
性で断になっても、断になったことを検出し、残響回路
を採用することにより、クロックが断になっても振動が
残るようにし、シフトレジスタによりｎタイムスロット
以上のクロック断を検出できる回路の提供を目的とす
る。
［課題を解決するための手段］ この目的を達成するため、この発明では、クロック11
を入力とする180゜遅延回路１と、180゜遅延回路１の出
力を反転するインバータ２と、インバータ２の出力とク
ロック11を入力とするANDゲート３と、ANDゲート３の出
力を入力とする120゜遅延回路４と、ANDゲート３の出力
を入力とする240゜遅延回路５と、ANDゲート３の出力と
120゜遅延回路４の出力と240゜遅延回路５の出力を入力
とするORゲート６と、クロック11を入力とし、クロック
11が断になっても振動も残す残響回路７と、ORゲート６
の出力を信号入力とし、残響回路７の出力をクロック入
力とするｎビットシフトレジスタ８と、ｎビットシフト
レジスタ８の出力を入力とするNORゲート９とを備え
る。
を入力とする180゜遅延回路１と、180゜遅延回路１の出
力を反転するインバータ２と、インバータ２の出力とク
ロック11を入力とするANDゲート３と、ANDゲート３の出
力を入力とする120゜遅延回路４と、ANDゲート３の出力
を入力とする240゜遅延回路５と、ANDゲート３の出力と
120゜遅延回路４の出力と240゜遅延回路５の出力を入力
とするORゲート６と、クロック11を入力とし、クロック
11が断になっても振動も残す残響回路７と、ORゲート６
の出力を信号入力とし、残響回路７の出力をクロック入
力とするｎビットシフトレジスタ８と、ｎビットシフト
レジスタ８の出力を入力とするNORゲート９とを備え
る。
次に、この発明によるクロック断検出回路の構成を第
１図により説明する。
１図により説明する。
第１図の１は180゜遅延回路、２はインバータ、３はA
NDゲート、４は120゜遅延回路、５は240゜遅延回路、６
はORゲート、７は残響回路、８はｎビットシフトレジス
タ、９はNORゲートであり、11はクロック、12はクロッ
クモニタ信号、13はクロック断検出信号である。
NDゲート、４は120゜遅延回路、５は240゜遅延回路、６
はORゲート、７は残響回路、８はｎビットシフトレジス
タ、９はNORゲートであり、11はクロック、12はクロッ
クモニタ信号、13はクロック断検出信号である。
［作用］ 第１図では、クロック11が断のとき、180゜遅延回路
１とインバータ２とANDゲート３でANDゲート３の出力を
「０」レベルに固定し、さらに120゜遅延回路４の出力
と240゜遅延回路５の出力とANDゲート３の出力との論理
和をとることにより、クロック11があるときは「１」レ
ベルであり、クロック11が断のときは「０」レベルとな
るクロックモニタ信号12を作り、クロック11の断を検出
する。
１とインバータ２とANDゲート３でANDゲート３の出力を
「０」レベルに固定し、さらに120゜遅延回路４の出力
と240゜遅延回路５の出力とANDゲート３の出力との論理
和をとることにより、クロック11があるときは「１」レ
ベルであり、クロック11が断のときは「０」レベルとな
るクロックモニタ信号12を作り、クロック11の断を検出
する。
クロックモニタ信号12がｎタイムスロット以上連続し
て断になったとき、始めてクロック断信号13を発生させ
るため、クロックモニタ信号12をｎビットシフトレジス
タ８の信号入力8Aへ入れ、ｎビットシフトレジスタ７の
クロック入力8Bに残響回路７の出力を入れる。
て断になったとき、始めてクロック断信号13を発生させ
るため、クロックモニタ信号12をｎビットシフトレジス
タ８の信号入力8Aへ入れ、ｎビットシフトレジスタ７の
クロック入力8Bに残響回路７の出力を入れる。
残響回路７は、入力のクロック11が断になっても出力
にはしばらくの間振動が残っている性質をもつ。ｎビッ
トシフトレジスタ８は、クロックモニタ信号12をｎビッ
ト遅延させ、各並列出力をNORゲート９へ入力し、NORゲ
ート９の出力をクロック断検出信号13とすることで、任
意のｎタイムスロット以上のクロック断に対し断検出信
号13を取り出すことができる。
にはしばらくの間振動が残っている性質をもつ。ｎビッ
トシフトレジスタ８は、クロックモニタ信号12をｎビッ
ト遅延させ、各並列出力をNORゲート９へ入力し、NORゲ
ート９の出力をクロック断検出信号13とすることで、任
意のｎタイムスロット以上のクロック断に対し断検出信
号13を取り出すことができる。
［実施例］ 次に、第１図の実施例回路を第２図により説明する。
第２図は、クロック11の１周期が160nsの場合である。
フィルタ7Aとリミッタ7Bで残響回路７を構成し、ｎビッ
トシフトレジスタ８には４ビットシフトレジスタを使用
している。
第２図は、クロック11の１周期が160nsの場合である。
フィルタ7Aとリミッタ7Bで残響回路７を構成し、ｎビッ
トシフトレジスタ８には４ビットシフトレジスタを使用
している。
遅延回路１は80nsの遅延線、遅延回路４は60nsの遅延
線、遅延回路５は100nsの遅延線を使用する。
線、遅延回路５は100nsの遅延線を使用する。
クロック11はフィルタ7Aで正弦波になり、リミッタ7B
に接続される。リミッタ7Bの出力は４ビットシフトレジ
スタ８のクロック入力8Bに入る。４ビットシフトレジス
タ８の各並列出力20〜23はNORゲート９に入り、クロッ
ク断検出信号13として取り出される。
に接続される。リミッタ7Bの出力は４ビットシフトレジ
スタ８のクロック入力8Bに入る。４ビットシフトレジス
タ８の各並列出力20〜23はNORゲート９に入り、クロッ
ク断検出信号13として取り出される。
次に、第２図の動作を第３図と第４図のタイムチャー
トにより説明する。第３図は、クロック11が「０」レベ
ルで断になった場合であり、第４図はクロック11が
「１」レベルで断になった場合である。最初に、第３図
の場合を説明する。
トにより説明する。第３図は、クロック11が「０」レベ
ルで断になった場合であり、第４図はクロック11が
「１」レベルで断になった場合である。最初に、第３図
の場合を説明する。
クロック11は遅延回路１で80ns遅延する。遅延回路１
の出力はクロック11に対し180゜位相が遅れる。180゜位
相が遅れた信号をインバータ２で反転すると、クロック
11があるときはインバータ２の出力はクロック11と同じ
位相になるが、クロック11が断になるとインバータ２の
出力はクロック11のレベルとは逆のレベルになる。した
がって、クロック11が断になると、クロック11の断のレ
ベルが「０」または「１」に関係なく、クロック11とイ
ンバータ２の出力を入力とするANDゲート３の出力は
「０」レベルになる。
の出力はクロック11に対し180゜位相が遅れる。180゜位
相が遅れた信号をインバータ２で反転すると、クロック
11があるときはインバータ２の出力はクロック11と同じ
位相になるが、クロック11が断になるとインバータ２の
出力はクロック11のレベルとは逆のレベルになる。した
がって、クロック11が断になると、クロック11の断のレ
ベルが「０」または「１」に関係なく、クロック11とイ
ンバータ２の出力を入力とするANDゲート３の出力は
「０」レベルになる。
第３図と第４図とも、クロック11が断のとき、ANDゲ
ート３の出力は「０」レベルになる。
ート３の出力は「０」レベルになる。
第２図でANDゲート３の出力は遅延回路４で60ns遅延
する。遅延回路４の出力はANDゲート３の出力に対し60n
s、角度では135゜位相が遅れる。また、遅延回路５で10
0ns遅延する。遅延回路５の出力はANDゲート３の出力に
対し100ns、角度では225゜位相が遅れる。クロック11が
あるときはANDゲート３の出力と遅延回路４の出力と遅
延回路５の出力はORゲート６で論理和をとり、ORゲート
６の出力、すなわちクロックモニタ信号12は「１」レベ
ルとなる。
する。遅延回路４の出力はANDゲート３の出力に対し60n
s、角度では135゜位相が遅れる。また、遅延回路５で10
0ns遅延する。遅延回路５の出力はANDゲート３の出力に
対し100ns、角度では225゜位相が遅れる。クロック11が
あるときはANDゲート３の出力と遅延回路４の出力と遅
延回路５の出力はORゲート６で論理和をとり、ORゲート
６の出力、すなわちクロックモニタ信号12は「１」レベ
ルとなる。
その理由は、第３図で明らかなように、ANDゲート３
の出力と遅延回路４の出力と遅延回路５の出力の３つの
信号は、ANDゲート３の出力を基準にして１周期360゜の
約３分の１ずつ位相が遅れるので、前記３つの信号の論
理和をとると必ず「１」レベルになるからである。
の出力と遅延回路４の出力と遅延回路５の出力の３つの
信号は、ANDゲート３の出力を基準にして１周期360゜の
約３分の１ずつ位相が遅れるので、前記３つの信号の論
理和をとると必ず「１」レベルになるからである。
４ビットシフトレジスタ８はクロックモニタ信号12を
１クロックずつシフトし、第３図のシフトレジスタ出力
20〜23の４つの信号を出力する。NORゲート９は、シフ
トレジスタ出力20〜23の４つの信号の論理和をとり反転
するので、第３図に示すとおり前記４つの信号の「０」
レベルの期間が４タイムスロット以上あれば、NORゲー
ト９の出力、すなわちクロック断検出信号13は「１」レ
ベルになる。
１クロックずつシフトし、第３図のシフトレジスタ出力
20〜23の４つの信号を出力する。NORゲート９は、シフ
トレジスタ出力20〜23の４つの信号の論理和をとり反転
するので、第３図に示すとおり前記４つの信号の「０」
レベルの期間が４タイムスロット以上あれば、NORゲー
ト９の出力、すなわちクロック断検出信号13は「１」レ
ベルになる。
逆に、前記４つの信号の「０」レベルの期間が３タイ
ムスロット以下であれば、NORゲート９の出力、すなわ
ちクロック断検出信号13は「１」レベルにはならないの
で、断検出をしない。
ムスロット以下であれば、NORゲート９の出力、すなわ
ちクロック断検出信号13は「１」レベルにはならないの
で、断検出をしない。
［発明の効果］ この発明によれば、クロックが「０」、「１」のどち
らの極性で断になっても、断になったことを検出するこ
とができ、クロックが断になっても残響回路により振動
が残るので、シフトレジスタを動作させることができ、
任意のｎタイムスロット以上の断を検出することができ
る。
らの極性で断になっても、断になったことを検出するこ
とができ、クロックが断になっても残響回路により振動
が残るので、シフトレジスタを動作させることができ、
任意のｎタイムスロット以上の断を検出することができ
る。
第１図はこの発明によるクロック断検出回路の構成図、
第２図は第１図の実施例の構成図、第３図はクロック11
が「０」レベルで断になった場合の第２図のタイムチャ
ート、第４図はクロック11が「１」レベルで断になった
場合の第２図のタイムチャートである。 １……180゜遅延回路、２……インバータ、３……ANDゲ
ート、４……120゜遅延回路、５……240゜遅延回路、６
……ORゲート、７……残響回路、８……ｎビットシフト
レジスタ、９……NORゲート、11……クロック、12……
クロックモニタ信号、13……クロック断検出信号。
第２図は第１図の実施例の構成図、第３図はクロック11
が「０」レベルで断になった場合の第２図のタイムチャ
ート、第４図はクロック11が「１」レベルで断になった
場合の第２図のタイムチャートである。 １……180゜遅延回路、２……インバータ、３……ANDゲ
ート、４……120゜遅延回路、５……240゜遅延回路、６
……ORゲート、７……残響回路、８……ｎビットシフト
レジスタ、９……NORゲート、11……クロック、12……
クロックモニタ信号、13……クロック断検出信号。
Claims (1)
- 【請求項１】クロック（11）を入力とする180゜遅延回
路（１）と、 180゜遅延回路（１）の出力を反転するインバータ
（２）と、 インバータ（２）の出力とクロック（11）を入力とする
ANDゲート（３）と、 ANDゲート（３）の出力を入力とする120゜遅延回路
（４）と、 ANDゲート（３）の出力を入力とする240゜遅延回路
（５）と、 ANDゲート（３）の出力と120゜遅延回路（４）の出力と
240゜遅延回路（５）の出力を入力とするORゲート
（６）と、 クロック（11）を入力とし、クロック（11）が断になっ
ても振動を残す残響回路（７）と、 ORゲート（６）の出力を信号入力とし、残響回路（７）
の出力をクロック入力とするｎビットシフトレジスタ
（８）と、 ｎビットシフトレジスタ（８）の出力を入力とするNOR
ゲート（９）とを備えることを特徴とするクロック断検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25658190A JP2789383B2 (ja) | 1990-09-26 | 1990-09-26 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25658190A JP2789383B2 (ja) | 1990-09-26 | 1990-09-26 | クロック断検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134920A JPH04134920A (ja) | 1992-05-08 |
| JP2789383B2 true JP2789383B2 (ja) | 1998-08-20 |
Family
ID=17294623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25658190A Expired - Lifetime JP2789383B2 (ja) | 1990-09-26 | 1990-09-26 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789383B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007043476A1 (de) | 2007-09-12 | 2009-03-19 | Schaeffler Kg | Wälzlagerung für axial gegeneinander verschiebbare Bauteile, insbesondere für Getriebe-Schaltelemente |
-
1990
- 1990-09-26 JP JP25658190A patent/JP2789383B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04134920A (ja) | 1992-05-08 |
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