JPH05240926A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH05240926A JPH05240926A JP4078965A JP7896592A JPH05240926A JP H05240926 A JPH05240926 A JP H05240926A JP 4078965 A JP4078965 A JP 4078965A JP 7896592 A JP7896592 A JP 7896592A JP H05240926 A JPH05240926 A JP H05240926A
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- JP
- Japan
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- circuit
- test
- integrated circuit
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Abstract
(57)【要約】
【目的】 制御系の異常があっても装置全体が試験モー
ドに設定されるのを有効に排除し得る集積回路装置を提
供すること。 【構成】 集積回路部に併設され外部から入力される試
験用アドレスをデコードするデコード回路１０と、外部
入力される試験用データをデコード回路１０からの指定
アドレスに保持する複数の保持回路２０，２１，・・
・，２ｎと、この保持回路２０，２１，・・・，２ｎの
出力信号に基づいて集積回路部を通常モード又は試験モ
ードに切り替える複数の切替回路３０，３１，・・・，
３ｎとを備え、デコード回路１０が、外部指令に応じて
作動し試験モードと通常モードとを強制的に切り替える
モード切替え機能を備えていること。
ドに設定されるのを有効に排除し得る集積回路装置を提
供すること。 【構成】 集積回路部に併設され外部から入力される試
験用アドレスをデコードするデコード回路１０と、外部
入力される試験用データをデコード回路１０からの指定
アドレスに保持する複数の保持回路２０，２１，・・
・，２ｎと、この保持回路２０，２１，・・・，２ｎの
出力信号に基づいて集積回路部を通常モード又は試験モ
ードに切り替える複数の切替回路３０，３１，・・・，
３ｎとを備え、デコード回路１０が、外部指令に応じて
作動し試験モードと通常モードとを強制的に切り替える
モード切替え機能を備えていること。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路装置に関し、
特に試験回路機能を備えた集積回路装置に関する。
特に試験回路機能を備えた集積回路装置に関する。
【０００２】
【従来の技術】一般に集積回路の良品／不良品の判定に
おいて、動作についての良否判定は、集積回路の外部か
らテストパターンを入力し、その出力側の応答結果を判
断して行われている。このテストパターンによる試験
は、単純に入出力間のみで行うだけでなく、集積回路の
内部回路のインタフェース部においても切り分けて試験
が行われる。
おいて、動作についての良否判定は、集積回路の外部か
らテストパターンを入力し、その出力側の応答結果を判
断して行われている。このテストパターンによる試験
は、単純に入出力間のみで行うだけでなく、集積回路の
内部回路のインタフェース部においても切り分けて試験
が行われる。
【０００３】従来、この種の集積回路の試験回路として
は、試験用端子を用いる方法と、アドレス入力端子，デ
ータ入力端子，書き込み制御信号入力端子を用いる方法
があった。そして、試験用端子を用いる方法は、インタ
フェース部にいくつかの切替用の試験用端子を設けてい
た。
は、試験用端子を用いる方法と、アドレス入力端子，デ
ータ入力端子，書き込み制御信号入力端子を用いる方法
があった。そして、試験用端子を用いる方法は、インタ
フェース部にいくつかの切替用の試験用端子を設けてい
た。
【０００４】また、アドレス入力端子，データ入力端
子，書き込み制御入力端子を用いる方法は、アドレス入
力端子とデータ入力端子と書き込み制御信号入力端子と
を有する集積回路の内部に、前述したアドレス入力端子
に入力された試験用アドレスをデコードするデコード回
路と、書き込み制御信号入力端子に入力された書き込み
制御信号の制御によりデータ入力端子に入力された試験
用データをデコード回路の出力するアドレスに従い保持
する複数の保持回路と、この保持回路の出力により、通
常時の信号と試験時の信号を切り替える切替え回路とを
備えていた。
子，書き込み制御入力端子を用いる方法は、アドレス入
力端子とデータ入力端子と書き込み制御信号入力端子と
を有する集積回路の内部に、前述したアドレス入力端子
に入力された試験用アドレスをデコードするデコード回
路と、書き込み制御信号入力端子に入力された書き込み
制御信号の制御によりデータ入力端子に入力された試験
用データをデコード回路の出力するアドレスに従い保持
する複数の保持回路と、この保持回路の出力により、通
常時の信号と試験時の信号を切り替える切替え回路とを
備えていた。
【０００５】
【発明が解決しようとする課題】この従来例における試
験用端子を用いる方法は、集積回路には端子数に制約が
あるため、この試験用端子を増やすと本来の入出力端子
が減るために集積回路の機能が制限されたり、又は逆に
試験用端子を減らすと完全な試験ができずに故障検出率
が低くなるという欠点があった。
験用端子を用いる方法は、集積回路には端子数に制約が
あるため、この試験用端子を増やすと本来の入出力端子
が減るために集積回路の機能が制限されたり、又は逆に
試験用端子を減らすと完全な試験ができずに故障検出率
が低くなるという欠点があった。
【０００６】一方、アドレス入力端子，データ入力端
子，書き込み制御入力端子を用いる方法では、複数の試
験用端子を用いる必要はないため前記のような問題はな
いが、集積回路が装置に実装されて使用されるとき、装
置の制御部の異常等により集積回路に試験用アドレス信
号と書き込み制御信号が与えられると、集積回路の試験
用測定点が通常側回路から試験側回路に切り替わり、装
置の主機能に影響が出るという不都合が生じていた。
子，書き込み制御入力端子を用いる方法では、複数の試
験用端子を用いる必要はないため前記のような問題はな
いが、集積回路が装置に実装されて使用されるとき、装
置の制御部の異常等により集積回路に試験用アドレス信
号と書き込み制御信号が与えられると、集積回路の試験
用測定点が通常側回路から試験側回路に切り替わり、装
置の主機能に影響が出るという不都合が生じていた。
【０００７】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、制御系の異常があっても装置全体が
試験モードに設定されるのを有効に排除し得る集積回路
装置を提供することを、その目的とする。
を改善し、とくに、制御系の異常があっても装置全体が
試験モードに設定されるのを有効に排除し得る集積回路
装置を提供することを、その目的とする。
【０００８】
【課題を解決するための手段】本発明では、集積回路部
に併設され外部から入力される試験用アドレスをデコー
ドするデコード回路と、外部入力される試験用データを
デコード回路からの指定アドレスに保持する複数の保持
回路と、この保持回路の出力信号に基づいて集積回路部
を通常モード又は試験モードに切り替える複数の切替回
路とを備え、デコード回路が、外部指令に応じて作動し
試験モードと通常モードとを強制的に切り替えるモード
切替え機能を備えている、という構成を採っている。こ
れによって前述した目的を達成しようとするものであ
る。
に併設され外部から入力される試験用アドレスをデコー
ドするデコード回路と、外部入力される試験用データを
デコード回路からの指定アドレスに保持する複数の保持
回路と、この保持回路の出力信号に基づいて集積回路部
を通常モード又は試験モードに切り替える複数の切替回
路とを備え、デコード回路が、外部指令に応じて作動し
試験モードと通常モードとを強制的に切り替えるモード
切替え機能を備えている、という構成を採っている。こ
れによって前述した目的を達成しようとするものであ
る。
【０００９】
【実施例】以下、本発明の一実施例を図１ないし図３の
基づいて説明する。この図１ないし図３に示す実施例
は、集積回路部に併設され外部から入力される試験用ア
ドレスをデコードするデコード回路１０と、外部入力さ
れる試験用データをデコード回路１０からの指定アドレ
スに保持する複数の保持回路２０，２１，・・・，２ｎ
と、この保持回路２０〜２ｎの出力信号に基づいて集積
回路部を通常モード又は試験モードに切り替える複数の
切替回路３０，３１，・・・，３ｎとを備えている。そ
して、デコード回路１０は、外部指令に応じて作動し試
験モードと通常モードとを強制的に切り替えるモード切
替え機能を備えている。
基づいて説明する。この図１ないし図３に示す実施例
は、集積回路部に併設され外部から入力される試験用ア
ドレスをデコードするデコード回路１０と、外部入力さ
れる試験用データをデコード回路１０からの指定アドレ
スに保持する複数の保持回路２０，２１，・・・，２ｎ
と、この保持回路２０〜２ｎの出力信号に基づいて集積
回路部を通常モード又は試験モードに切り替える複数の
切替回路３０，３１，・・・，３ｎとを備えている。そ
して、デコード回路１０は、外部指令に応じて作動し試
験モードと通常モードとを強制的に切り替えるモード切
替え機能を備えている。
【００１０】これを更に詳述する。図１において、アド
レス入力端子１０２に入力された試験アドレス信号ｅ
は、デコード回路１０に入力され、モード切替端子１０
１に入力されたモード信号ｄに従ってデコードされる。
データ入力端子１０３に入力された試験データｆは、書
き込み制御信号入力端子１０４に入力された書き込み制
御信号ｇに従って、デコード回路１０の出力デコード
値、即ちアドレス指定に対応した保持回路２0 〜２n に
保持される。
レス入力端子１０２に入力された試験アドレス信号ｅ
は、デコード回路１０に入力され、モード切替端子１０
１に入力されたモード信号ｄに従ってデコードされる。
データ入力端子１０３に入力された試験データｆは、書
き込み制御信号入力端子１０４に入力された書き込み制
御信号ｇに従って、デコード回路１０の出力デコード
値、即ちアドレス指定に対応した保持回路２0 〜２n に
保持される。
【００１１】切替回路３0 〜３n は、それぞれ対応する
保持回路２0 〜２n の出力に従って通常回路側の信号ａ
0 〜ａn と試験回路側の信号ｂ0 〜ｂn を選択して切り
替え出力信号ｃ0 〜ｃn を出力する。切替回路３0 〜３
n は、集積回路の主回路を構成する回路ブロックのイン
タフェース部などの試験上必要な箇所に挿入されてい
る。
保持回路２0 〜２n の出力に従って通常回路側の信号ａ
0 〜ａn と試験回路側の信号ｂ0 〜ｂn を選択して切り
替え出力信号ｃ0 〜ｃn を出力する。切替回路３0 〜３
n は、集積回路の主回路を構成する回路ブロックのイン
タフェース部などの試験上必要な箇所に挿入されてい
る。
【００１２】図２は、デコード値“１１１１１１１１”
の場合のデコード回路１０の回路例を示す。デコード回
路１０にアドレス信号ｅ0 〜ｅ7 とモード切替信号ｄが
入力され、ｅ0 〜ｅ7 がすべて“１”で、かつ、モード
切替信号が“１”のときデコード値が出力され、ｅ0 〜
ｅ7 がすべて“１”でも、モード切替信号が“０”のと
きにはデコード値は出力されない。
の場合のデコード回路１０の回路例を示す。デコード回
路１０にアドレス信号ｅ0 〜ｅ7 とモード切替信号ｄが
入力され、ｅ0 〜ｅ7 がすべて“１”で、かつ、モード
切替信号が“１”のときデコード値が出力され、ｅ0 〜
ｅ7 がすべて“１”でも、モード切替信号が“０”のと
きにはデコード値は出力されない。
【００１３】図３は、本実施例の動作を示すタイミング
チャートである。モード信号ｄは、試験モード，通常動
作モードを指示する。試験アドレス信号ｅは、保持回路
を指定するアドレスを有する。書き込み制御信号ｆは、
保持回路の動作に必要なクロックを供給する。試験デー
タｇは、試験の実施，進行，完了を指示する。
チャートである。モード信号ｄは、試験モード，通常動
作モードを指示する。試験アドレス信号ｅは、保持回路
を指定するアドレスを有する。書き込み制御信号ｆは、
保持回路の動作に必要なクロックを供給する。試験デー
タｇは、試験の実施，進行，完了を指示する。
【００１４】
【発明の効果】以上説明したように、本発明によると装
置の制御系の異常等により集積回路に試験用アドレスと
書き込み制御信号が与えられた場合でも、集積回路の試
験用測定点が通常側回路から試験側回路に切り替わら
ず、装置の主機能には影響は出さないことが可能とな
り、また、試験用端子は１本ですむので、入出力端子が
不足して集積回路の機能が制限されたり逆に試験用端子
を減らしたために完全な試験ができないというようなこ
とがなくなり、従って、集積回路の機能の強化，試験時
の故障検出率の向上及び集積回路動作の信頼性向上を図
り得るという従来にない優れた集積回路装置を提供する
ことができる。
置の制御系の異常等により集積回路に試験用アドレスと
書き込み制御信号が与えられた場合でも、集積回路の試
験用測定点が通常側回路から試験側回路に切り替わら
ず、装置の主機能には影響は出さないことが可能とな
り、また、試験用端子は１本ですむので、入出力端子が
不足して集積回路の機能が制限されたり逆に試験用端子
を減らしたために完全な試験ができないというようなこ
とがなくなり、従って、集積回路の機能の強化，試験時
の故障検出率の向上及び集積回路動作の信頼性向上を図
り得るという従来にない優れた集積回路装置を提供する
ことができる。
【図１】本実施例の一実施例を示すブロック図である。
【図２】図１中のデコード回路部分を示す説明図であ
る。
る。
【図３】図１に示す実施例の動作を示すタイミングチャ
ートである。
ートである。
１０ デコード回路 ２０，２１，・・・，２ｎ 保持回路 ３０，３１，・・・，３ｎ 切替回路 １０１ モード切替端子 １０２ アドレス入力端子 １０３ データ入力端子 １０４ 書き込み制御信号入力端子
Claims (1)
- 【請求項１】 集積回路部に併設され外部から入力され
る試験用アドレスをデコードするデコード回路と、外部
入力される試験用データを前記デコード回路からの指定
アドレスに保持する複数の保持回路と、この保持回路の
出力信号に基づいて前記集積回路部を通常モード又は試
験モードに切り替える複数の切替回路とを備え、前記デ
コード回路が、外部指令に応じて作動し試験モードと通
常モードとを強制的に切り替えるモード切替え機能を備
えていることを特徴とした集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078965A JPH05240926A (ja) | 1992-02-29 | 1992-02-29 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078965A JPH05240926A (ja) | 1992-02-29 | 1992-02-29 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05240926A true JPH05240926A (ja) | 1993-09-21 |
Family
ID=13676616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078965A Withdrawn JPH05240926A (ja) | 1992-02-29 | 1992-02-29 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05240926A (ja) |
-
1992
- 1992-02-29 JP JP4078965A patent/JPH05240926A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |