JPH05249190A - Ｌｓｉ用テスタ - Google Patents
Ｌｓｉ用テスタInfo
- Publication number
- JPH05249190A JPH05249190A JP4049605A JP4960592A JPH05249190A JP H05249190 A JPH05249190 A JP H05249190A JP 4049605 A JP4049605 A JP 4049605A JP 4960592 A JP4960592 A JP 4960592A JP H05249190 A JPH05249190 A JP H05249190A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- comparators
- level
- output
- tester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【構成】 被測定デバイスからの入力端子と該入力端子
に対して並列に接続されている２つのコンパレータ６か
らなるコンパレータ回路２が複数直列に接続されている
ＬＳＩ用テスタであって、上記入力端子とコンパレータ
６との間及びコンパレータ回路２間にそれぞれ第１切り
換えリレー４及び第２切り換えリレー５が設けられてい
る。また、各コンパレータ６にはそれぞれ異なる比較判
定レベル７が設定されている。 【効果】 従来の２値出力信号に用いる、２つのコンパ
レータを有するコンパレータ回路及び期待値データを用
いて、リアルタイムにマルチレベルのＤＵＴ出力信号の
ファンクションテストを行うことができる。
に対して並列に接続されている２つのコンパレータ６か
らなるコンパレータ回路２が複数直列に接続されている
ＬＳＩ用テスタであって、上記入力端子とコンパレータ
６との間及びコンパレータ回路２間にそれぞれ第１切り
換えリレー４及び第２切り換えリレー５が設けられてい
る。また、各コンパレータ６にはそれぞれ異なる比較判
定レベル７が設定されている。 【効果】 従来の２値出力信号に用いる、２つのコンパ
レータを有するコンパレータ回路及び期待値データを用
いて、リアルタイムにマルチレベルのＤＵＴ出力信号の
ファンクションテストを行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ又はＩＣ等の良
否判定を行うために用いられるテスタに関するものであ
る。
否判定を行うために用いられるテスタに関するものであ
る。
【０００２】
【従来の技術】図３は、従来のテスタのコンパレータ回
路を示す。従来、テスタ内には複数のコンパレータ回路
２（２ａ，２ｂ，２ｃ）を備えたコンパレータ基板１が
ある。コンパレータ回路２には、被測定デバイス（以下
「ＤＵＴ」と略す）の出力のバッファ回路３（３ａ，３
ｂ，３ｃ）と出力バッファ回路３の出力信号を比較判定
レベル７（７ａH，７ａL乃至７ｇH，７ｇL）と比較する
コンパレータ６（６ａH，６ａL乃至６ｇH，６ｇL）があ
り、コンパレータ６の出力信号８（８ａH，８ａL乃至８
ｇH，８ｇL）を期待値信号と比較することによって、Ｄ
ＵＴの機能テスト（以下「ファンクションテスト」とす
る）を行う。各コンパレータ回路２はファンクションテ
ストにおいて、デジタルＩＣの出力信号（２値）をリア
ルタイムに認識できるように２個のコンパレータ６があ
り、別々の比較判定レベル７（ＶOH，ＶOL）の設定が行
えるようになっている。
路を示す。従来、テスタ内には複数のコンパレータ回路
２（２ａ，２ｂ，２ｃ）を備えたコンパレータ基板１が
ある。コンパレータ回路２には、被測定デバイス（以下
「ＤＵＴ」と略す）の出力のバッファ回路３（３ａ，３
ｂ，３ｃ）と出力バッファ回路３の出力信号を比較判定
レベル７（７ａH，７ａL乃至７ｇH，７ｇL）と比較する
コンパレータ６（６ａH，６ａL乃至６ｇH，６ｇL）があ
り、コンパレータ６の出力信号８（８ａH，８ａL乃至８
ｇH，８ｇL）を期待値信号と比較することによって、Ｄ
ＵＴの機能テスト（以下「ファンクションテスト」とす
る）を行う。各コンパレータ回路２はファンクションテ
ストにおいて、デジタルＩＣの出力信号（２値）をリア
ルタイムに認識できるように２個のコンパレータ６があ
り、別々の比較判定レベル７（ＶOH，ＶOL）の設定が行
えるようになっている。
【０００３】
【発明が解決しようとする課題】最近は、デジタルＩＣ
といえども出力信号のレベルが多値となってきており、
従来、このようなマルチレベル出力のＩＣにファンクシ
ョンテストを行う場合、各レベルを検出するためには複
数回のテストを行う必要がある。
といえども出力信号のレベルが多値となってきており、
従来、このようなマルチレベル出力のＩＣにファンクシ
ョンテストを行う場合、各レベルを検出するためには複
数回のテストを行う必要がある。
【０００４】具体的に説明するために、図４の従来のテ
スタを用いた場合のＤＵＴ出力状態に示すようなＤＵＴ
出力を考える。ＤＵＴ出力レベルはＡ〜Ｈとし、ＶOH・
ＶOLはコンパレータ６の比較判定レベル７H 及び７L で
あり、比較判定結果をＨ，Ｌ（コンパレータ出力８）で
表す。このような波形のテスタを行うには、ＶOH，ＶOL
を変化させる必要があり、ファンクションテスト中にこ
れを変化させることができたとしてもテスト周期より遅
ければ正常なテストが行えない。従って、一回のファン
クションテストにおいては一種類のＶOH，ＶOLのテスト
（多くても隣合う２値のテスト）しかできず、各レベル
のテストを行うには、上記の場合、７回のファンクショ
ンテストが必要となり、リアルタイムの波形変化をテス
トすることはできない。 また、１つのチャンネルに対
して複数個のコンパレータを備えるコンパレータ回路を
用いる手法もあるが、コンパレータの数が増加するため
テスタのサイズが大きくなり、また、ＤＵＴの出力のレ
ベル数に自由度がなく、また、レベル数に応じたビット
長又は複数ビットをデコードした長さの期待値データが
必要となる。
スタを用いた場合のＤＵＴ出力状態に示すようなＤＵＴ
出力を考える。ＤＵＴ出力レベルはＡ〜Ｈとし、ＶOH・
ＶOLはコンパレータ６の比較判定レベル７H 及び７L で
あり、比較判定結果をＨ，Ｌ（コンパレータ出力８）で
表す。このような波形のテスタを行うには、ＶOH，ＶOL
を変化させる必要があり、ファンクションテスト中にこ
れを変化させることができたとしてもテスト周期より遅
ければ正常なテストが行えない。従って、一回のファン
クションテストにおいては一種類のＶOH，ＶOLのテスト
（多くても隣合う２値のテスト）しかできず、各レベル
のテストを行うには、上記の場合、７回のファンクショ
ンテストが必要となり、リアルタイムの波形変化をテス
トすることはできない。 また、１つのチャンネルに対
して複数個のコンパレータを備えるコンパレータ回路を
用いる手法もあるが、コンパレータの数が増加するため
テスタのサイズが大きくなり、また、ＤＵＴの出力のレ
ベル数に自由度がなく、また、レベル数に応じたビット
長又は複数ビットをデコードした長さの期待値データが
必要となる。
【０００５】本発明は、期待値データのビット数を増す
ことなく、ＤＵＴ出力のマルチレベルのテスタをリアル
タイムに行う手段を提供することを目的とする。
ことなく、ＤＵＴ出力のマルチレベルのテスタをリアル
タイムに行う手段を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のＬＳＩ用テスタ
は、被測定デバイスの各端子からの信号の入力端子と該
入力端子に対して並列に接続されている２つのコンパレ
ータとからなるコンパレータ回路を複数具備するＬＳＩ
用テスタにおいて、前記複数のコンパレータ回路が並設
され、隣接する該コンパレータ回路が接続されており、
且つ前記入力端子と前記コンパレータとの間及び前記隣
接するコンパレータ回路間にスイッチング手段を有する
ことを特徴とするものである。
は、被測定デバイスの各端子からの信号の入力端子と該
入力端子に対して並列に接続されている２つのコンパレ
ータとからなるコンパレータ回路を複数具備するＬＳＩ
用テスタにおいて、前記複数のコンパレータ回路が並設
され、隣接する該コンパレータ回路が接続されており、
且つ前記入力端子と前記コンパレータとの間及び前記隣
接するコンパレータ回路間にスイッチング手段を有する
ことを特徴とするものである。
【０００７】
【作用】上記手段を用いることによって、同一のマルチ
レベルのＤＵＴ出力信号が、複数のチャンネルのコンパ
レータ回路へ同時に入力され、各チャンネルにおいて、
異なる比較判定レベルを用いて、一回のファンクション
テストでマルチレベル出力がリアルタイムにテストされ
る。
レベルのＤＵＴ出力信号が、複数のチャンネルのコンパ
レータ回路へ同時に入力され、各チャンネルにおいて、
異なる比較判定レベルを用いて、一回のファンクション
テストでマルチレベル出力がリアルタイムにテストされ
る。
【０００８】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【０００９】図１は本発明の一実施例のコンパレータ回
路の構成図であり、図１においては、７つのコンパレー
タ回路を有する場合を示すが、本発明はコンパレータ回
路の数について限定されるものではない。また、図２は
本発明の一実施例を用いた場合のマルチレベルＤＵＴ出
力に対するコンパレータの出力状態を示す。図１におい
て、７つのコンパレータ回路２（２ａ乃至２ｇ）は並設
されている。隣接するコンパレータ回路２，２は、接続
されており、各コンパレータ回路２，２間には、第２切
り換えリレー５（５ａ乃至５ｆ）が設けられており、コ
ンパレータ回路２を構成するバッファ回路３（３ａ乃至
３ｇ）とコンパレータ６（６ａH，６ａL乃至６ｇH，６
ｇL）との間に第１切り換えリレー４（４ａ乃至４ｇ）
が設けられている。図１において、１はコンパレータ基
板、７（７ａH，７ａL乃至７ｇH，７ｇL）は比較判定レ
ベル、８（８ａH，８ａL乃至８ｇH，８ｇL）はコンパレ
ータ出力を示す。
路の構成図であり、図１においては、７つのコンパレー
タ回路を有する場合を示すが、本発明はコンパレータ回
路の数について限定されるものではない。また、図２は
本発明の一実施例を用いた場合のマルチレベルＤＵＴ出
力に対するコンパレータの出力状態を示す。図１におい
て、７つのコンパレータ回路２（２ａ乃至２ｇ）は並設
されている。隣接するコンパレータ回路２，２は、接続
されており、各コンパレータ回路２，２間には、第２切
り換えリレー５（５ａ乃至５ｆ）が設けられており、コ
ンパレータ回路２を構成するバッファ回路３（３ａ乃至
３ｇ）とコンパレータ６（６ａH，６ａL乃至６ｇH，６
ｇL）との間に第１切り換えリレー４（４ａ乃至４ｇ）
が設けられている。図１において、１はコンパレータ基
板、７（７ａH，７ａL乃至７ｇH，７ｇL）は比較判定レ
ベル、８（８ａH，８ａL乃至８ｇH，８ｇL）はコンパレ
ータ出力を示す。
【００１０】本発明は、従来の複数の２値レベルに対応
するコンパレータ回路２が並設されているテスタを用い
て、前記隣接するコンパレータ回路２，２間を接続し、
且つ隣接するコンパレータ回路２，２間及びバッファ回
路３とコンパレータ６との間にスイッチング機能を設け
たことを特徴としている。
するコンパレータ回路２が並設されているテスタを用い
て、前記隣接するコンパレータ回路２，２間を接続し、
且つ隣接するコンパレータ回路２，２間及びバッファ回
路３とコンパレータ６との間にスイッチング機能を設け
たことを特徴としている。
【００１１】次に、図１及び図２に基づいて本発明の一
実施例におけるＤＵＴ出力がコンパレータ回路２ａのバ
ッファ回路３ａに入力される場合の動作について説明す
る。また、この時のＤＵＴ出力レベルは図２に示す様
に、レベルＡ乃至レベルＨとする。
実施例におけるＤＵＴ出力がコンパレータ回路２ａのバ
ッファ回路３ａに入力される場合の動作について説明す
る。また、この時のＤＵＴ出力レベルは図２に示す様
に、レベルＡ乃至レベルＨとする。
【００１２】まず、上記ＤＵＴ出力信号を同時にコンパ
レータ６に入力するため、コンパレータ回路２における
入力端子とコンパレータ６との間のスイッチング手段と
しての第１切り替えリレー４ａをオンし、第１切り換え
リレー４ｂ乃至４ｇをオフし、隣接するコンパレータ回
路２，２間のスイッチング手段としての第２切り替えリ
レー５ａ乃至５ｆをオンする。また、予め各コンパレー
タ６において、比較判定レベルＶａOH，ＶａOL乃至Ｖｇ
OH，ＶｇOLを設定しておく。
レータ６に入力するため、コンパレータ回路２における
入力端子とコンパレータ６との間のスイッチング手段と
しての第１切り替えリレー４ａをオンし、第１切り換え
リレー４ｂ乃至４ｇをオフし、隣接するコンパレータ回
路２，２間のスイッチング手段としての第２切り替えリ
レー５ａ乃至５ｆをオンする。また、予め各コンパレー
タ６において、比較判定レベルＶａOH，ＶａOL乃至Ｖｇ
OH，ＶｇOLを設定しておく。
【００１３】次に、ＤＵＴ出力がバッファ回路３ａを通
り、各コンパレータ６に入力され、それぞれ上記設定さ
れた比較判定レベル７と比較される。その後、比較結果
をコンパレータ出力信号８として、図４に示す様にデー
タ（Ｈ，Ｌ）が出力され、予め設定された期待値データ
と上記データとを比較し、バッファ回路３ａに入力され
たＤＵＴ出力のファンクションテストを行う。
り、各コンパレータ６に入力され、それぞれ上記設定さ
れた比較判定レベル７と比較される。その後、比較結果
をコンパレータ出力信号８として、図４に示す様にデー
タ（Ｈ，Ｌ）が出力され、予め設定された期待値データ
と上記データとを比較し、バッファ回路３ａに入力され
たＤＵＴ出力のファンクションテストを行う。
【００１４】その後、上記同様の工程を用いて、バッフ
ァ回路３ｂ乃至３ｇに入力されたＤＵＴ出力のファンク
ションテストを順次行う。
ァ回路３ｂ乃至３ｇに入力されたＤＵＴ出力のファンク
ションテストを順次行う。
【００１５】また、第２切り換えリレー５ａ乃至５ｆを
オン，オフすることにより、ＤＵＴの出力レベルに応じ
て、２値レベルからマルチレベルまで対応することがで
きる。
オン，オフすることにより、ＤＵＴの出力レベルに応じ
て、２値レベルからマルチレベルまで対応することがで
きる。
【００１６】
【発明の効果】以上、詳細に説明したように、本発明を
用いることによって、従来２値レベルの出力信号に用い
る、２つのコンパレータを有するコンパレータ回路及び
期待値データを用いて、リアルタイムにマルチレベルの
ＤＵＴ出力信号のファンクションテストを行うことがで
きる。
用いることによって、従来２値レベルの出力信号に用い
る、２つのコンパレータを有するコンパレータ回路及び
期待値データを用いて、リアルタイムにマルチレベルの
ＤＵＴ出力信号のファンクションテストを行うことがで
きる。
【００１７】また、１つのチャンネルに複数のコンパレ
ータを有するテスタに比べ、コンパレータの個数は従来
の２値レベルの出力に対応する場合と同じで、且つ、期
待値データのビット長の増加もなく、出力信号のレベル
数の対応に自由度があるため、テスタサイズの縮小化，
コストダウンにつながる。
ータを有するテスタに比べ、コンパレータの個数は従来
の２値レベルの出力に対応する場合と同じで、且つ、期
待値データのビット長の増加もなく、出力信号のレベル
数の対応に自由度があるため、テスタサイズの縮小化，
コストダウンにつながる。
【図１】本発明の一実施例のコンパレータ回路の構成図
である。
である。
【図２】本発明の一実施例を用いた場合のマルチレベル
ＤＵＴ出力に対するコンパレータ出力の状態を示す図で
ある。
ＤＵＴ出力に対するコンパレータ出力の状態を示す図で
ある。
【図３】従来のコンパレータ回路の構成図である。
【図４】従来のテスタを用いた場合のＤＵＴ出力状態を
示す図である。
示す図である。
１ コンパレータ基板 ２ コンパレータ回路 ３ バッファ回路 ４ 第１切り換えリレー ５ 第２切り換えリレー ６ コンパレータ ７ 比較判定レベル ８ コンパレータ出力
Claims (1)
- 【請求項１】 被測定デバイスからの信号の入力端子と
該入力端子に対して並列に接続されている２つのコンパ
レータとからなるコンパレータ回路を複数具備するＬＳ
Ｉテスタにおいて、 前記複数のコンパレータ回路が並設され、隣接する該コ
ンパレータ回路が接続されており、且つ、前記入力端子
と前記コンパレータとの間及び前記隣接するコンパレー
タ回路間にスイッチング手段を有することを特徴とする
ＬＳＩ用テスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049605A JPH05249190A (ja) | 1992-03-06 | 1992-03-06 | Ｌｓｉ用テスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4049605A JPH05249190A (ja) | 1992-03-06 | 1992-03-06 | Ｌｓｉ用テスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05249190A true JPH05249190A (ja) | 1993-09-28 |
Family
ID=12835869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4049605A Pending JPH05249190A (ja) | 1992-03-06 | 1992-03-06 | Ｌｓｉ用テスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05249190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013003019A (ja) * | 2011-06-17 | 2013-01-07 | Advantest Corp | 試験装置 |
| EP3379274A1 (en) * | 2017-03-23 | 2018-09-26 | Rohde & Schwarz GmbH & Co. KG | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
-
1992
- 1992-03-06 JP JP4049605A patent/JPH05249190A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013003019A (ja) * | 2011-06-17 | 2013-01-07 | Advantest Corp | 試験装置 |
| EP3379274A1 (en) * | 2017-03-23 | 2018-09-26 | Rohde & Schwarz GmbH & Co. KG | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
| US10809282B2 (en) | 2017-03-23 | 2020-10-20 | Rohde & Schwarz Gmbh & Co. Kg | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030102882A1 (en) | Test apparatuses for semiconductor integrated circuits | |
| JP2003332443A (ja) | 半導体集積回路とその設計支援装置およびテスト方法 | |
| JPH05249190A (ja) | Ｌｓｉ用テスタ | |
| JPH11237454A (ja) | 半導体試験装置 | |
| JPH09264929A (ja) | 論理回路のテスト方法およびそのテスト回路 | |
| JP2001318128A (ja) | 自己テスト機能を備える半導体装置および当該半導体装置のテスト方法 | |
| KR20000053622A (ko) | 반도체 시험 장치 | |
| US5093724A (en) | Semiconductor device containing video signal processing circuit | |
| JP2000091388A (ja) | Ｉｃ試験装置の救済判定方式 | |
| DE60105168D1 (de) | Automatische Abtastprüfung von komplexen integrierten Schaltungen | |
| JP2633980B2 (ja) | デジタル・アナログ混在のｌｓｉ | |
| US6898747B2 (en) | Method for testing circuit units to be tested with increased data compression for burn-in | |
| JP2001176300A (ja) | メモリ検査装置 | |
| JP2867930B2 (ja) | 半導体装置 | |
| JP2636669B2 (ja) | 接続情報検出回路及び接続情報検出方法 | |
| JP3032624B2 (ja) | スキャンセル装置 | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| JPH0637350Y2 (ja) | デイジタル回路試験装置 | |
| JP2000040787A (ja) | 半導体集積回路装置とその試験方法 | |
| JP3081554B2 (ja) | マイクロコンピュータを用いたアナログ回路の制御装置 | |
| JP2000338188A (ja) | 半導体集積回路の試験回路 | |
| JPH0651022A (ja) | 半導体装置のテスト方法 | |
| JP3090240B2 (ja) | Ａｄ変換器試験装置 | |
| JPH0465144A (ja) | 半導体試験装置 | |
| JPS59162467A (ja) | 半導体集積回路のテスト装置 |