JPH09264929A - 論理回路のテスト方法およびそのテスト回路 - Google Patents
論理回路のテスト方法およびそのテスト回路Info
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- JPH09264929A JPH09264929A JP8076091A JP7609196A JPH09264929A JP H09264929 A JPH09264929 A JP H09264929A JP 8076091 A JP8076091 A JP 8076091A JP 7609196 A JP7609196 A JP 7609196A JP H09264929 A JPH09264929 A JP H09264929A
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Abstract
(57)【要約】
【課題】バウンダリスキャン・セルを用いたテスト回路
において、端子の短絡故障時に、端子における電圧が中
間電圧となっても確度よく短絡故障を検出できるように
する。 【解決手段】外部端子７の電圧レベルをコンパレータ６
を介してキャプチャーレジスタｒｅｇ２に入力させるこ
とにより、電圧レベルの判別を、キャプチャーレジスタ
ｒｅｇ２のスレッシュホールドレベルで判別させるので
はなく、コンパレータ６の入力端（−）の基準電圧Ｖｒ
ｅｆで判別させることで、Ｈレベル，Ｌレベルのどちら
になるか分からない中間電圧レベルを特定することで、
確度よく短絡故障を検出できる。
において、端子の短絡故障時に、端子における電圧が中
間電圧となっても確度よく短絡故障を検出できるように
する。 【解決手段】外部端子７の電圧レベルをコンパレータ６
を介してキャプチャーレジスタｒｅｇ２に入力させるこ
とにより、電圧レベルの判別を、キャプチャーレジスタ
ｒｅｇ２のスレッシュホールドレベルで判別させるので
はなく、コンパレータ６の入力端（−）の基準電圧Ｖｒ
ｅｆで判別させることで、Ｈレベル，Ｌレベルのどちら
になるか分からない中間電圧レベルを特定することで、
確度よく短絡故障を検出できる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路のテスト
方法およびそのテスト回路に係わり、特に半導体装置の
隣接する端子が短絡して電気的動作が不具合となる故障
を検出するための論理回路のテスト方法およびそのテス
ト回路に関する。
方法およびそのテスト回路に係わり、特に半導体装置の
隣接する端子が短絡して電気的動作が不具合となる故障
を検出するための論理回路のテスト方法およびそのテス
ト回路に関する。
【０００２】
【従来の技術】半導体装置および半導体装置を搭載した
回路基板の内部回路の故障発見の手法の一例にバウンダ
リスキャン・テストがある。このバウンダリスキャン・
テストの一例が日経エレクトロニクス，１９９４年９月
５日号の９０頁に記載されている。同誌所載のバウンダ
リスキャン対応のＬＳＩの構成図を示した図６を参照す
ると、バウンダリスキャン対応のＬＳＩ８１は、このテ
スト専用の端子として少なくとも４つの端子が用意され
る。すなわち、ＴＤＩ（Ｔｅｓｔ ＤａｔａＩｎ）端子
とＴＤＯ（Ｔｅｓｔ Ｄａｔａ Ｏｕｔ）端子とＴＭＳ
（ＴｅｓｔＭｏｄｅ Ｓｅｌｅｃｔ）端子とＴＣＫ（Ｔ
ｅｓｔ Ｃｌｏｃｋ）端子である。
回路基板の内部回路の故障発見の手法の一例にバウンダ
リスキャン・テストがある。このバウンダリスキャン・
テストの一例が日経エレクトロニクス，１９９４年９月
５日号の９０頁に記載されている。同誌所載のバウンダ
リスキャン対応のＬＳＩの構成図を示した図６を参照す
ると、バウンダリスキャン対応のＬＳＩ８１は、このテ
スト専用の端子として少なくとも４つの端子が用意され
る。すなわち、ＴＤＩ（Ｔｅｓｔ ＤａｔａＩｎ）端子
とＴＤＯ（Ｔｅｓｔ Ｄａｔａ Ｏｕｔ）端子とＴＭＳ
（ＴｅｓｔＭｏｄｅ Ｓｅｌｅｃｔ）端子とＴＣＫ（Ｔ
ｅｓｔ Ｃｌｏｃｋ）端子である。
【０００３】さらに内部にはＴＡＰ（Ｔｅｓｔ Ａｃｃ
ｅｓｓ Ｐｏｒｔ）コントローラ８５と、ＬＳＩ８１の
各端子と内部の通常動作の内部回路８３の間にバウンダ
リスキャン・セル８２と、バイパスレジスタ８４と、マ
ルチプレクサを配置する（ここでは不図示）。テスト時
にはバウンダリスキャン・セル８２を数珠つなぎにす
る。このバウンダリスキャン・セル８２をＴＡＰコント
ローラ８５と命令レジスタ８６とで制御し、ＬＳＩ８１
の通常動作とは無関係にＬＳＩ８１内外に信号を入出力
できる。
ｅｓｓ Ｐｏｒｔ）コントローラ８５と、ＬＳＩ８１の
各端子と内部の通常動作の内部回路８３の間にバウンダ
リスキャン・セル８２と、バイパスレジスタ８４と、マ
ルチプレクサを配置する（ここでは不図示）。テスト時
にはバウンダリスキャン・セル８２を数珠つなぎにす
る。このバウンダリスキャン・セル８２をＴＡＰコント
ローラ８５と命令レジスタ８６とで制御し、ＬＳＩ８１
の通常動作とは無関係にＬＳＩ８１内外に信号を入出力
できる。
【０００４】例えば、ＴＤＩ端子からシリアルにデータ
を入力し、出力側バウンダリスキャン・セル８２にデー
タを設定し、これらのバウンダリスキャン・セル８２か
ら各端子にパラレルに出力する。各端子に出力されたデ
ータを入力側の各バウンダリスキャン・セル８２にパラ
レルに取り込み、これらの取り込んだデータをＴＤＯ端
子からシリアルに読み出すことができる。
を入力し、出力側バウンダリスキャン・セル８２にデー
タを設定し、これらのバウンダリスキャン・セル８２か
ら各端子にパラレルに出力する。各端子に出力されたデ
ータを入力側の各バウンダリスキャン・セル８２にパラ
レルに取り込み、これらの取り込んだデータをＴＤＯ端
子からシリアルに読み出すことができる。
【０００５】上述したバウンダリスキャンを用いたＬＳ
Ｉのテスト回路の一例を示した図７（ａ）を参照する
と、入力データが入力端子ＳＩ１から入力端１に入力さ
れ端子７からバウンダリスキャンの出力データ１０３が
入力端０に入力されこれらのデータのいずれかを制御信
号ＬＤに応答して次段へ出力するセレクタＭＵＸ１と、
このセレクタＭＵＸ１から出力される出力データ１０１
をクロックＣＫ１に応答して保持するキャプチャーレジ
スタｒｅｇ２（前述したバウンダリスキャン・セルに相
当する）と、このキャプチャーレジスタｒｅｇ２から出
力端子ＳＯ１に出力されるデータをクロックＣＫ２に応
答して保持するアップデートレジスタｒｅｇ３と、この
アップデートレジスタｒｅｇ３から出力される出力デー
タ１０２を端子７に出力データ１０３として出力するバ
ッファＢｕｆ１とで構成される。
Ｉのテスト回路の一例を示した図７（ａ）を参照する
と、入力データが入力端子ＳＩ１から入力端１に入力さ
れ端子７からバウンダリスキャンの出力データ１０３が
入力端０に入力されこれらのデータのいずれかを制御信
号ＬＤに応答して次段へ出力するセレクタＭＵＸ１と、
このセレクタＭＵＸ１から出力される出力データ１０１
をクロックＣＫ１に応答して保持するキャプチャーレジ
スタｒｅｇ２（前述したバウンダリスキャン・セルに相
当する）と、このキャプチャーレジスタｒｅｇ２から出
力端子ＳＯ１に出力されるデータをクロックＣＫ２に応
答して保持するアップデートレジスタｒｅｇ３と、この
アップデートレジスタｒｅｇ３から出力される出力デー
タ１０２を端子７に出力データ１０３として出力するバ
ッファＢｕｆ１とで構成される。
【０００６】このテスト回路は例えばテストが必要な所
定の端子ごとに用意され、一方の出力端子ＳＯ１を他方
の入力端子ＳＩ１に接続することによって数珠つなぎに
して図６に示したようなバウンダリスキャンパスを構成
する。
定の端子ごとに用意され、一方の出力端子ＳＯ１を他方
の入力端子ＳＩ１に接続することによって数珠つなぎに
して図６に示したようなバウンダリスキャンパスを構成
する。
【０００７】図７（ａ）とこのバウンダリスキャンの動
作を説明するためのタイミングチャートを示した図８
（ａ）および図８（ｂ）とを併せて参照すると、入力デ
ータＳＩ１がＨレベルのとき、端子７が短絡故障を起こ
していない場合は、セレクタＭＵＸ１の制御信号ＬＤを
タイミングｔ４でＨレベルに設定し、入力されたＨレベ
ルをクロックＣＫ１（図８（ａ）のＡ点のタイミング）
でキャプチャーレジスタｒｅｇ２が保持し、出力端子Ｓ
Ｏ１からＨレベルを出力する。
作を説明するためのタイミングチャートを示した図８
（ａ）および図８（ｂ）とを併せて参照すると、入力デ
ータＳＩ１がＨレベルのとき、端子７が短絡故障を起こ
していない場合は、セレクタＭＵＸ１の制御信号ＬＤを
タイミングｔ４でＨレベルに設定し、入力されたＨレベ
ルをクロックＣＫ１（図８（ａ）のＡ点のタイミング）
でキャプチャーレジスタｒｅｇ２が保持し、出力端子Ｓ
Ｏ１からＨレベルを出力する。
【０００８】次に、セレクタＭＵＸ１の制御信号ＬＤを
Ｌレベルに設定し、クロックＣＫ２（図８（ａ）のＢ点
のタイミング）でアップデートレジスタｒｅｇ３がＨレ
ベル保持しその出力データ１０２をバッファＢｕｆ４を
介して端子７に出力する。このときセレクタＭＵＸ１の
制御信号ＬＤがＬレベルに設定してあるので、端子７で
のＨレベルをクロックＣＫ１（図８（ａ）のＣ点のタイ
ミング）でキャプチャーレジスタｒｅｇ２が保持し、出
力端子ＳＯ１からＨレベルを出力する（一点鎖線で示す
部分）。すなわち回路が正常であれば出力端子ＳＯ１か
ら出力されるデータはＡ点以降はＨレベルとなる。
Ｌレベルに設定し、クロックＣＫ２（図８（ａ）のＢ点
のタイミング）でアップデートレジスタｒｅｇ３がＨレ
ベル保持しその出力データ１０２をバッファＢｕｆ４を
介して端子７に出力する。このときセレクタＭＵＸ１の
制御信号ＬＤがＬレベルに設定してあるので、端子７で
のＨレベルをクロックＣＫ１（図８（ａ）のＣ点のタイ
ミング）でキャプチャーレジスタｒｅｇ２が保持し、出
力端子ＳＯ１からＨレベルを出力する（一点鎖線で示す
部分）。すなわち回路が正常であれば出力端子ＳＯ１か
ら出力されるデータはＡ点以降はＨレベルとなる。
【０００９】上述した状態で、端子７が短絡故障をして
いる場合、出力端子ＳＯ１の出力状態は２通りある。第
１は、端子７がＬレベル側に短絡故障している場合であ
り、クロックＣＫ２（図８（ａ）のＢ点のタイミング）
で、端子７にてアップデートレジスタｒｅｇ３の出力
（Ｈレベル）と短絡しているＬレベルがぶつかり、Ｌレ
ベルとなる。このＬレベルをクロックＣＫ１（図８
（ａ）のＣ点のタイミング）でキャプチャーレジスタｒ
ｅｇ２が保持し出力端子ＳＯ１からＬレベルを出力する
（実線で示す部分）。
いる場合、出力端子ＳＯ１の出力状態は２通りある。第
１は、端子７がＬレベル側に短絡故障している場合であ
り、クロックＣＫ２（図８（ａ）のＢ点のタイミング）
で、端子７にてアップデートレジスタｒｅｇ３の出力
（Ｈレベル）と短絡しているＬレベルがぶつかり、Ｌレ
ベルとなる。このＬレベルをクロックＣＫ１（図８
（ａ）のＣ点のタイミング）でキャプチャーレジスタｒ
ｅｇ２が保持し出力端子ＳＯ１からＬレベルを出力する
（実線で示す部分）。
【００１０】第２は、端子７がＨレベル側と短絡故障し
ている場合であり、クロックＣＫ２（図８（ａ）のＢ点
のタイミング）で、端子７での電圧レベルがＨレベルと
なり、短絡故障を起こしていない正常な場合と同じ動作
をするので、短絡故障は検出できない。
ている場合であり、クロックＣＫ２（図８（ａ）のＢ点
のタイミング）で、端子７での電圧レベルがＨレベルと
なり、短絡故障を起こしていない正常な場合と同じ動作
をするので、短絡故障は検出できない。
【００１１】入力端子ＳＩ１にＬレベルのデータを入力
したとき、端子７が短絡故障を起こしていない場合は、
図８（ｂ）に示すように、セレクタＭＵＸ１の制御信号
ＬＤをｔ５のタイミングでＨレベルに設定し、入力され
たＬレベルをクロックＣＫ１（図８（ｂ）のＡ点のタイ
ミング）でキャプチャーレジスタｒｅｇ２が保持し、出
力端子ＳＯ１からＬレベルが出力される。次にＢ点のタ
イミングでセレクタＭＵＸ１の制御信号ＬＤをＬレベル
に設定し、このＬレベルをクロックＣＫ２（図８（ｂ）
のＢ点のタイミング）でアップデートレジスタｒｅｇ３
が保持し、その出力信号１０２をバッファＢｕｆ４を介
して端子７に出力する。
したとき、端子７が短絡故障を起こしていない場合は、
図８（ｂ）に示すように、セレクタＭＵＸ１の制御信号
ＬＤをｔ５のタイミングでＨレベルに設定し、入力され
たＬレベルをクロックＣＫ１（図８（ｂ）のＡ点のタイ
ミング）でキャプチャーレジスタｒｅｇ２が保持し、出
力端子ＳＯ１からＬレベルが出力される。次にＢ点のタ
イミングでセレクタＭＵＸ１の制御信号ＬＤをＬレベル
に設定し、このＬレベルをクロックＣＫ２（図８（ｂ）
のＢ点のタイミング）でアップデートレジスタｒｅｇ３
が保持し、その出力信号１０２をバッファＢｕｆ４を介
して端子７に出力する。
【００１２】このときセレクタＭＵＸ１の制御信号ＬＤ
はＬレベルに設定してあるので、端子７に出力されたＬ
レベルをクロックＣＫ１（図８（ｂ）のＣ点のタイミン
グ）でキャプチャーレジスタｒｅｇ２が保持し、出力端
子ＳＯ１からＬレベルを出力する（一点鎖線部）。
はＬレベルに設定してあるので、端子７に出力されたＬ
レベルをクロックＣＫ１（図８（ｂ）のＣ点のタイミン
グ）でキャプチャーレジスタｒｅｇ２が保持し、出力端
子ＳＯ１からＬレベルを出力する（一点鎖線部）。
【００１３】上述の状態で、端子７が短絡故障をしてい
る場合も、出力端子ＳＯ１の出力状態は２通りある。第
１は、端子７がＨレベル側と短絡故障している場合は、
クロックＣＫ２（図８（ｂ）のＢ点のタイミング）で、
端子７にてアップデートレジスタｒｅｇ３の出力（Ｌレ
ベル）と短絡しているＨレベルがぶつかり、その電位は
Ｈレベルとなる。このＨレベルをクロックＣＫ１（図８
（ｂ）のＣ点のタイミング）でキャプチャーレジスタｒ
ｅｇ２が保持し出力端子ＳＯ１からＨレベルを出力する
（実線部分）。
る場合も、出力端子ＳＯ１の出力状態は２通りある。第
１は、端子７がＨレベル側と短絡故障している場合は、
クロックＣＫ２（図８（ｂ）のＢ点のタイミング）で、
端子７にてアップデートレジスタｒｅｇ３の出力（Ｌレ
ベル）と短絡しているＨレベルがぶつかり、その電位は
Ｈレベルとなる。このＨレベルをクロックＣＫ１（図８
（ｂ）のＣ点のタイミング）でキャプチャーレジスタｒ
ｅｇ２が保持し出力端子ＳＯ１からＨレベルを出力する
（実線部分）。
【００１４】第２は、端子７がＬレベル側と短絡故障し
ている場合であり、クロックＣＫ２（図８（ｂ）のＢ点
のタイミング）で、端子７での電圧レベルがＬレベルと
なり、短絡故障を起こしていない場合と同じ動作をする
ので、この場合は短絡故障は検出できない。
ている場合であり、クロックＣＫ２（図８（ｂ）のＢ点
のタイミング）で、端子７での電圧レベルがＬレベルと
なり、短絡故障を起こしていない場合と同じ動作をする
ので、この場合は短絡故障は検出できない。
【００１５】上述したように入力端子ＳＩ１にＨレベル
およびＬレベルをそれぞれ入力して２回テストすること
によって全ての短絡故障を検出することが出来る。
およびＬレベルをそれぞれ入力して２回テストすること
によって全ての短絡故障を検出することが出来る。
【００１６】
【発明が解決しようとする課題】上述した従来のテスト
回路では、端子７が短絡故障をしているときに、端子７
から入力電圧セレクタＭＵＸを介してキャプチャーレジ
スタｒｅｇ２に入力されてくる電圧レベルをキャプチャ
ージスタｒｅｇ２のスレッシュホールドレベルによって
判別することが問題となる。
回路では、端子７が短絡故障をしているときに、端子７
から入力電圧セレクタＭＵＸを介してキャプチャーレジ
スタｒｅｇ２に入力されてくる電圧レベルをキャプチャ
ージスタｒｅｇ２のスレッシュホールドレベルによって
判別することが問題となる。
【００１７】キャプチャレジスタ２およびアップデート
レジスタ３のレジスタのスレッシュホールドレベルのＶ
TNおよびＶTPなどによるばらつきを説明するための波形
図を示した図７（ｂ）を参照すると、上述したレジスタ
のスレッシュホールドレベルは、レジスタがＣＭＯＳト
ランジスタで構成されている場合、Ｎチャネル型ＭＯＳ
トランジスタのスレシュホールドレベルＶTNおよびＰチ
ャネル型ＭＯＳトランジスタのスレシュホールドレベル
ＶTPなどの条件により図７（ｂ）に示す波形１１０、１
１１および１１２のようなばらつきがある。
レジスタ３のレジスタのスレッシュホールドレベルのＶ
TNおよびＶTPなどによるばらつきを説明するための波形
図を示した図７（ｂ）を参照すると、上述したレジスタ
のスレッシュホールドレベルは、レジスタがＣＭＯＳト
ランジスタで構成されている場合、Ｎチャネル型ＭＯＳ
トランジスタのスレシュホールドレベルＶTNおよびＰチ
ャネル型ＭＯＳトランジスタのスレシュホールドレベル
ＶTPなどの条件により図７（ｂ）に示す波形１１０、１
１１および１１２のようなばらつきがある。
【００１８】例えば、入力データのレベルがスレシュホ
ールドレベルＶTNがＶｉｎ１以下の場合は出力レベルＶ
ｏｕｔはＬレベルを出力し、スレシュホールドレベルＶ
TPがＶｉｎ１以上の場合は、出力レベルＶｏｕｔはＨレ
ベルを出力する。スレシュホールドレベルがＶｉｎ１以
上でＶｉｎ３以下の場合は、ばらつきの範囲を示し、波
形１１１および１１２を出力するトランジスタにとって
はまだＶｉｎはＬレベルの状態にあるが、波形１１０を
出力するトランジスタはＨレベルを出力することにな
り、ばらついている。
ールドレベルＶTNがＶｉｎ１以下の場合は出力レベルＶ
ｏｕｔはＬレベルを出力し、スレシュホールドレベルＶ
TPがＶｉｎ１以上の場合は、出力レベルＶｏｕｔはＨレ
ベルを出力する。スレシュホールドレベルがＶｉｎ１以
上でＶｉｎ３以下の場合は、ばらつきの範囲を示し、波
形１１１および１１２を出力するトランジスタにとって
はまだＶｉｎはＬレベルの状態にあるが、波形１１０を
出力するトランジスタはＨレベルを出力することにな
り、ばらついている。
【００１９】また、他の出力端子と短絡故障をしている
時は、それぞれの電流のドライブ能力によって、端子で
の電圧レベルが中間レベルとなることがある。
時は、それぞれの電流のドライブ能力によって、端子で
の電圧レベルが中間レベルとなることがある。
【００２０】このような中間レベルとなった時に、トラ
ンジスタの製造上のばらつきによってはＨレベルおよび
Ｌレベルの判別が異なることがあり、短絡故障を検出で
きないという問題点があった。
ンジスタの製造上のばらつきによってはＨレベルおよび
Ｌレベルの判別が異なることがあり、短絡故障を検出で
きないという問題点があった。
【００２１】
【課題を解決するための手段】本発明の論理回路のテス
ト方法の特徴は、入力端子から供給されるデータを所定
の制御信号に応答して選択的に出力させ、この選択デー
タを従属接続された第１のレジスタに第１のクロックに
同期させて順次に直列データとして入力させかつ順次に
読み出させるとともに、この読み出されたデータをさら
に従属接続された第２のレジスタに第２のクロックに同
期させて順次に入力させ、かつ順次に読み出して外部端
子へ出力させるとともに、このデータを、あらかじめ基
準電圧生成手段で生成した故障検出用の基準電圧を用い
て前記外部端子の電位が中間レベルであれば期待レベル
に対して反対の電圧レベルを出力するようにコンパレー
タでレベル判定させ、その判定出力データを前記セレク
タで選択させて再び前記第１のレジスタに順次に入力さ
せ、その出力を次段のテスト回路に取り込んで、前記期
待レベルと異る電圧レベルを検出して前記外部端子の短
絡故障を判定するようにしたことにある。
ト方法の特徴は、入力端子から供給されるデータを所定
の制御信号に応答して選択的に出力させ、この選択デー
タを従属接続された第１のレジスタに第１のクロックに
同期させて順次に直列データとして入力させかつ順次に
読み出させるとともに、この読み出されたデータをさら
に従属接続された第２のレジスタに第２のクロックに同
期させて順次に入力させ、かつ順次に読み出して外部端
子へ出力させるとともに、このデータを、あらかじめ基
準電圧生成手段で生成した故障検出用の基準電圧を用い
て前記外部端子の電位が中間レベルであれば期待レベル
に対して反対の電圧レベルを出力するようにコンパレー
タでレベル判定させ、その判定出力データを前記セレク
タで選択させて再び前記第１のレジスタに順次に入力さ
せ、その出力を次段のテスト回路に取り込んで、前記期
待レベルと異る電圧レベルを検出して前記外部端子の短
絡故障を判定するようにしたことにある。
【００２２】本発明の論理回路のテスト回路の特徴は、
入力端子から供給されるデータを所定の制御信号に応答
して選択的に出力する第１のセレクタと、このセレクタ
出力の選択データを第１のクロックに同期させて順次に
直列データとして入力する従属接続された第１のレジス
タと、このレジスタの出力データを次段のテスト回路に
取り込む出力端子と、前記第１のレジスタの出力データ
を第２のクロックに同期させて順次に直列データとして
入力する従属接続された第２のレジスタと、この第２の
レジスタから順次に読み出された出力データを外部端子
にに出力するバッファと、このバッファから出力された
出力データを外部に出力する外部端子と、この外部端子
における短絡故障検出用の基準電圧を生成する基準電圧
生成手段と、この基準電圧生成手段から供給される前記
基準電圧を用いて、前記外部端子の電位を判定し中間レ
ベルであれば期待レベルに対して反対の電圧レベルを前
記セレクタに出力するコンパレータとを備え、前記外部
端子が中間レベルのときには前記コンパレータから出力
される前記期待レベルに対して反対の電圧レベルを前記
セレクタおよび前記第１のレジスタを介して次段のテス
ト回路に取り込み、前記期待レベルと異る電圧レベルを
検出して前記外部端子の短絡故障を判定することにあ
る。
入力端子から供給されるデータを所定の制御信号に応答
して選択的に出力する第１のセレクタと、このセレクタ
出力の選択データを第１のクロックに同期させて順次に
直列データとして入力する従属接続された第１のレジス
タと、このレジスタの出力データを次段のテスト回路に
取り込む出力端子と、前記第１のレジスタの出力データ
を第２のクロックに同期させて順次に直列データとして
入力する従属接続された第２のレジスタと、この第２の
レジスタから順次に読み出された出力データを外部端子
にに出力するバッファと、このバッファから出力された
出力データを外部に出力する外部端子と、この外部端子
における短絡故障検出用の基準電圧を生成する基準電圧
生成手段と、この基準電圧生成手段から供給される前記
基準電圧を用いて、前記外部端子の電位を判定し中間レ
ベルであれば期待レベルに対して反対の電圧レベルを前
記セレクタに出力するコンパレータとを備え、前記外部
端子が中間レベルのときには前記コンパレータから出力
される前記期待レベルに対して反対の電圧レベルを前記
セレクタおよび前記第１のレジスタを介して次段のテス
ト回路に取り込み、前記期待レベルと異る電圧レベルを
検出して前記外部端子の短絡故障を判定することにあ
る。
【００２３】また、前記基準電圧生成手段は、第２のセ
レクタを備え、その第１の入力端には前記出力端子に出
力されるハイレベルの電圧がロウレベルに短絡されて中
間レベルになったときにこの中間レベルをロウレベルと
判定するための第１の基準電圧が供給され、その第２の
入力端には前記出力端子に出力されるロウレベルの電圧
がハイレベル側に短絡されて中間レベルになったときに
この中間レベルをハイレベルと判定するための第２の基
準電圧が供給され、その選択出力端が前記コンパレータ
の基準電圧入力端に接続されるように構成される。
レクタを備え、その第１の入力端には前記出力端子に出
力されるハイレベルの電圧がロウレベルに短絡されて中
間レベルになったときにこの中間レベルをロウレベルと
判定するための第１の基準電圧が供給され、その第２の
入力端には前記出力端子に出力されるロウレベルの電圧
がハイレベル側に短絡されて中間レベルになったときに
この中間レベルをハイレベルと判定するための第２の基
準電圧が供給され、その選択出力端が前記コンパレータ
の基準電圧入力端に接続されるように構成される。
【００２４】さらに、前記基準電圧生成手段は、Ｄ／Ａ
コンバータを備え、その複数の入力端にはハイレベルま
たはロウレベルのデジタル信号がそれぞれ供給され、こ
れらの信号の組み合せで決る所定の前記基準電圧が出力
される出力端が前記コンパレータの基準電圧入力端に接
続され、前記基準電圧は前記外部端子に出力されるロウ
レベルの電圧がハイレベル側に短絡されて中間レベルに
なったときにこの中間レベルをハイレベルと判定するた
めの基準電圧が前記信号の組み合せで所定の異なるハイ
レベルの電圧として生成され、前記外部端子に出力され
るハイレベルの電圧がロウレベル側に短絡されて中間レ
ベルになったときにこの中間レベルをロウレベルと判定
するための基準電圧が前記信号の他の組み合せで所定の
異なるロウレベルの電圧として生成されるように構成さ
れる。
コンバータを備え、その複数の入力端にはハイレベルま
たはロウレベルのデジタル信号がそれぞれ供給され、こ
れらの信号の組み合せで決る所定の前記基準電圧が出力
される出力端が前記コンパレータの基準電圧入力端に接
続され、前記基準電圧は前記外部端子に出力されるロウ
レベルの電圧がハイレベル側に短絡されて中間レベルに
なったときにこの中間レベルをハイレベルと判定するた
めの基準電圧が前記信号の組み合せで所定の異なるハイ
レベルの電圧として生成され、前記外部端子に出力され
るハイレベルの電圧がロウレベル側に短絡されて中間レ
ベルになったときにこの中間レベルをロウレベルと判定
するための基準電圧が前記信号の他の組み合せで所定の
異なるロウレベルの電圧として生成されるように構成さ
れる。
【００２５】さらにまた、前記第１のセレクタと第１の
レジスタと前記出力端子と前記第２のレジスタと前記バ
ッファと前記外部端子と前記コンパレータとを含む前記
テスト回路を複数組および前記第２のセレクタを１個備
え、前記第２のセレクタの出力端を前記複数のコンパレ
ータの前記基準電圧入力端に共通接続される。
レジスタと前記出力端子と前記第２のレジスタと前記バ
ッファと前記外部端子と前記コンパレータとを含む前記
テスト回路を複数組および前記第２のセレクタを１個備
え、前記第２のセレクタの出力端を前記複数のコンパレ
ータの前記基準電圧入力端に共通接続される。
【００２６】また、前記第１のセレクタと第１のレジス
タと前記出力端子と前記第２のレジスタと前記バッファ
と前記外部端子と前記コンパレータとを含む前記テスト
回路を複数組および前記Ｄ／Ａコンバータを１個備え、
前記Ｄ／Ａコンバータの出力端を前記複数のコンパレー
タの前記基準電圧入力端に共通接続される。
タと前記出力端子と前記第２のレジスタと前記バッファ
と前記外部端子と前記コンパレータとを含む前記テスト
回路を複数組および前記Ｄ／Ａコンバータを１個備え、
前記Ｄ／Ａコンバータの出力端を前記複数のコンパレー
タの前記基準電圧入力端に共通接続される。
【００２７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００２８】図１は本発明の一実施の形態におけるテス
ト回路の回路構成図である。図１を参照すると、外部か
らの入力データがバッファ（図示せず）を介して入力さ
れる端子ＳＩ１と、テスト時に動作するバウンダリスキ
ャンの出力データを次段のテスト回路（図示せず）に出
力する出力端子ＳＯ１と、テスト時に動作するバウンダ
リスキャンの出力データまたは内部回路からの信号を出
力する外部端子７と、入力端１および０を備えこの入力
端１に入力端子ＳＩ１から入力データが入力されかつ入
力端０に外部端子７からバウンダリスキャンの出力デー
タ１０３が入力されこれらのデータのいずれかを制御信
号ＬＤに応答して選択し次段へ出力するセレクタＭＵＸ
１と、このセレクタＭＵＸ１から出力される出力データ
１０１をクロックＣＫ１に応答して保持するキャプチャ
ーレジスタｒｅｇ２と、このキャプチャーレジスタｒｅ
ｇ２から端子ＳＯ１に出力されるデータをクロックＣＫ
２に応答して保持するアップデートレジスタｒｅｇ３
と、このアップデートレジスタｒｅｇ３から出力される
出力データ１０２を外部端子７に出力データ１０３とし
て出力するバッファＢｕｆ１と、基準電圧Ｖｒｅｆ１を
入力端０に基準電圧Ｖｒｅｆ２を入力端１にそれぞれ入
力し制御信号ｓｅｌ１に応答して基準電圧Ｖｒｅｆ１ま
たは基準電圧Ｖｒｅｆ２のいずれかを選択して出力する
セレクタＭＵＸ５と、このセレクタＭＵＸＡ６で選択さ
れた基準電圧Ｖｒｅｆを入力端（−）に、バッファ４の
出力データを入力端（＋）にそれぞれ入力するコンパレ
ータｃｍｐ６とから構成される。
ト回路の回路構成図である。図１を参照すると、外部か
らの入力データがバッファ（図示せず）を介して入力さ
れる端子ＳＩ１と、テスト時に動作するバウンダリスキ
ャンの出力データを次段のテスト回路（図示せず）に出
力する出力端子ＳＯ１と、テスト時に動作するバウンダ
リスキャンの出力データまたは内部回路からの信号を出
力する外部端子７と、入力端１および０を備えこの入力
端１に入力端子ＳＩ１から入力データが入力されかつ入
力端０に外部端子７からバウンダリスキャンの出力デー
タ１０３が入力されこれらのデータのいずれかを制御信
号ＬＤに応答して選択し次段へ出力するセレクタＭＵＸ
１と、このセレクタＭＵＸ１から出力される出力データ
１０１をクロックＣＫ１に応答して保持するキャプチャ
ーレジスタｒｅｇ２と、このキャプチャーレジスタｒｅ
ｇ２から端子ＳＯ１に出力されるデータをクロックＣＫ
２に応答して保持するアップデートレジスタｒｅｇ３
と、このアップデートレジスタｒｅｇ３から出力される
出力データ１０２を外部端子７に出力データ１０３とし
て出力するバッファＢｕｆ１と、基準電圧Ｖｒｅｆ１を
入力端０に基準電圧Ｖｒｅｆ２を入力端１にそれぞれ入
力し制御信号ｓｅｌ１に応答して基準電圧Ｖｒｅｆ１ま
たは基準電圧Ｖｒｅｆ２のいずれかを選択して出力する
セレクタＭＵＸ５と、このセレクタＭＵＸＡ６で選択さ
れた基準電圧Ｖｒｅｆを入力端（−）に、バッファ４の
出力データを入力端（＋）にそれぞれ入力するコンパレ
ータｃｍｐ６とから構成される。
【００２９】なお、ここでは説明を容易にするために外
部端子１個に対応するテスト回路を示してあるが、複数
の外部端子に対応するバウンダリスキャンパスを構成す
るときは、一方の出力端子ＳＯ１を他方の入力端子ＳＩ
１に接続して数珠つなぎにしてスキャンパスを構成す
る。
部端子１個に対応するテスト回路を示してあるが、複数
の外部端子に対応するバウンダリスキャンパスを構成す
るときは、一方の出力端子ＳＯ１を他方の入力端子ＳＩ
１に接続して数珠つなぎにしてスキャンパスを構成す
る。
【００３０】上述した構成からなる本発明の第１の実施
の形態のテスト回路の動作について説明する。図１とそ
の動作説明用タイミングチャートを示した図２（ａ）お
よび図２（ｂ）とを併せて参照すると、まず、入力ＳＩ
１にＨレベルを入力したとき、短絡故障を起こしていな
い場合について説明する。セレクタＭＵＸＡ５の制御信
号ｓｅｌ１をＨレベルにして基準電圧Ｖｒｅｆ２（電源
電圧の９０％くらい）を選択し、コンパレータｃｍｐ６
の入力端（−）に入力する。
の形態のテスト回路の動作について説明する。図１とそ
の動作説明用タイミングチャートを示した図２（ａ）お
よび図２（ｂ）とを併せて参照すると、まず、入力ＳＩ
１にＨレベルを入力したとき、短絡故障を起こしていな
い場合について説明する。セレクタＭＵＸＡ５の制御信
号ｓｅｌ１をＨレベルにして基準電圧Ｖｒｅｆ２（電源
電圧の９０％くらい）を選択し、コンパレータｃｍｐ６
の入力端（−）に入力する。
【００３１】次に、セレクタＭＵＸ１の制御信号ＬＤを
Ｈレベルに設定し、入力端子ＳＩ１から入力されたＨレ
ベルデータをクロックＣＫ１（図２（ａ）のＡ点のタイ
ミング）でキャプチャーレジスタｒｅｇ２が保持すると
ともに、この保持されたデータは同時に出力端子ＳＯ１
からＨレベルで出力される。
Ｈレベルに設定し、入力端子ＳＩ１から入力されたＨレ
ベルデータをクロックＣＫ１（図２（ａ）のＡ点のタイ
ミング）でキャプチャーレジスタｒｅｇ２が保持すると
ともに、この保持されたデータは同時に出力端子ＳＯ１
からＨレベルで出力される。
【００３２】次に、セレクタＭＵＸ１の制御信号ＬＤを
Ｌレベルに設定し、クロックＣＫ２（図２（ａ）のＢ点
のタイミング）でアップデートレジスタｒｅｇ３がキャ
プチャーレジスタｒｅｇ２から出力されたＨレベルを保
持するとともにバッファＢｕｆ４を介して外部端子７に
出力する。外部端子７の電圧レベルがコンパレータｃｍ
ｐ６の入力端（＋）に入力され、先に選択的に設定され
た入力端（−）の基準電圧Ｖｒｅｆ２よりも高い電圧で
あればＨレベルと判別されて出力される。セレクタＭＵ
Ｘ１の制御信号ＬＤがＬレベルに設定してあるので、そ
の選択出力データ１０１はコンパレータｃｍｐ６の出力
（Ｈレベル）となり、このデータをクロックＣＫ１（図
２（ａ）のＣ点のタイミング）でキャプチャーレジスタ
ｒｅｇ２が保持し、端子ＳＯ１からＨレベルを出力する
（一点鎖線部分）。
Ｌレベルに設定し、クロックＣＫ２（図２（ａ）のＢ点
のタイミング）でアップデートレジスタｒｅｇ３がキャ
プチャーレジスタｒｅｇ２から出力されたＨレベルを保
持するとともにバッファＢｕｆ４を介して外部端子７に
出力する。外部端子７の電圧レベルがコンパレータｃｍ
ｐ６の入力端（＋）に入力され、先に選択的に設定され
た入力端（−）の基準電圧Ｖｒｅｆ２よりも高い電圧で
あればＨレベルと判別されて出力される。セレクタＭＵ
Ｘ１の制御信号ＬＤがＬレベルに設定してあるので、そ
の選択出力データ１０１はコンパレータｃｍｐ６の出力
（Ｈレベル）となり、このデータをクロックＣＫ１（図
２（ａ）のＣ点のタイミング）でキャプチャーレジスタ
ｒｅｇ２が保持し、端子ＳＯ１からＨレベルを出力する
（一点鎖線部分）。
【００３３】上述した状態で外部端子７がＬレベル側と
短絡故障を起こしている場合は、図２（ｂ）を参照する
と、クロックＣＫ２（図２（ｂ）のＢ点のタイミング）
で、外部端子７において、アップデートレジスタｒｅｇ
２の出力（Ｈレベル）と故障で短絡しているＬレベルと
がぶつかって、外部端子７の電位が中間電圧レベルとな
っても、コンパレータｃｍｐ６の基準電圧Ｖｒｅｆ２に
よりＬレベルと判別され、クロックＣＫ１（図２（ｂ）
のＣ点のタイミング）でキャプチャーレジスタｒｅｇ２
に保持され端子ＳＯ１からＬレベルが出力される（実線
部分）。
短絡故障を起こしている場合は、図２（ｂ）を参照する
と、クロックＣＫ２（図２（ｂ）のＢ点のタイミング）
で、外部端子７において、アップデートレジスタｒｅｇ
２の出力（Ｈレベル）と故障で短絡しているＬレベルと
がぶつかって、外部端子７の電位が中間電圧レベルとな
っても、コンパレータｃｍｐ６の基準電圧Ｖｒｅｆ２に
よりＬレベルと判別され、クロックＣＫ１（図２（ｂ）
のＣ点のタイミング）でキャプチャーレジスタｒｅｇ２
に保持され端子ＳＯ１からＬレベルが出力される（実線
部分）。
【００３４】端子ＳＩ１にＬレベルを入力したとき、外
部端子７が短絡故障を起こしていない場合は、図２
（ｂ）を参照すると、セレクタＭＵＸＡ５の制御信号ｓ
ｅｌ１をＬレベルにしてＶｒｅｆ１（電源電圧の１０％
くらい）を選択しコンパレータｃｍｐ６の入力端（−）
に入力する。
部端子７が短絡故障を起こしていない場合は、図２
（ｂ）を参照すると、セレクタＭＵＸＡ５の制御信号ｓ
ｅｌ１をＬレベルにしてＶｒｅｆ１（電源電圧の１０％
くらい）を選択しコンパレータｃｍｐ６の入力端（−）
に入力する。
【００３５】セレクタＭＵＸ１の制御信号ＬＤをＨレベ
ルに設定し、ＳＩ１から入力されたＬレベルをクロック
ＣＫ１（図２（ｂ）のＡ点のタイミング）でキャプチャ
ーレジスタ２が保持し、かつ端子ＳＯ１からＬレベルが
出力される。
ルに設定し、ＳＩ１から入力されたＬレベルをクロック
ＣＫ１（図２（ｂ）のＡ点のタイミング）でキャプチャ
ーレジスタ２が保持し、かつ端子ＳＯ１からＬレベルが
出力される。
【００３６】次にセレクタＭＵＸ１の制御信号ＬＤをＬ
レベルに設定し、クロックＣＫ２（図２（ｂ）のＢ点の
タイミング）でアップデートレジスタｒｅｇ３がキャプ
チャーレジスタ２から出力されたＬレベルを保持しバッ
ファＢｕｆ４を介して外部端子７に出力する。外部端子
７の電圧レベルがコンパレータｃｍｐ６に入力され、基
準電圧Ｖｒｅｆ１によりＬレベルに判別され出力され
る。このときセレクタＭＵＸ１の制御信号ＬＤがＬレベ
ルに設定してあるので、コンパレータｃｍｐ６の出力
（Ｌレベル）をクロックＣＫ１（図２（ｂ）のＣ点のタ
イミング）でキャプチャーレジスタｒｅｇ２が保持し、
端子ＳＯ１からＬレベルを出力する（一点鎖線部分）。
レベルに設定し、クロックＣＫ２（図２（ｂ）のＢ点の
タイミング）でアップデートレジスタｒｅｇ３がキャプ
チャーレジスタ２から出力されたＬレベルを保持しバッ
ファＢｕｆ４を介して外部端子７に出力する。外部端子
７の電圧レベルがコンパレータｃｍｐ６に入力され、基
準電圧Ｖｒｅｆ１によりＬレベルに判別され出力され
る。このときセレクタＭＵＸ１の制御信号ＬＤがＬレベ
ルに設定してあるので、コンパレータｃｍｐ６の出力
（Ｌレベル）をクロックＣＫ１（図２（ｂ）のＣ点のタ
イミング）でキャプチャーレジスタｒｅｇ２が保持し、
端子ＳＯ１からＬレベルを出力する（一点鎖線部分）。
【００３７】上述の状態で外部端子７がＨレベル側と短
絡故障を起こしている場合は、図２（ｂ）を参照する
と、クロックＣＫ２（図２（ｂ）のＢ点のタイミング）
で、外部端子７にてアップデートレジスタｒｅｇ３の出
力（Ｌレベル）と短絡しているＨレベルとがぶつかっ
て、外部端子７の電位が中間電圧レベルとなっても、コ
ンパレータｃｍｐ６の基準電圧Ｖｒｅｆ１によりＨレベ
ルと判別される。このＨレベルがクロックＣＫ１（図２
（ｂ）のＣ点のタイミング）でキャプチャーレジスタｒ
ｅｇ２に保持され、端子ＳＯ１からＨレベルが出力され
る（実線部分）。
絡故障を起こしている場合は、図２（ｂ）を参照する
と、クロックＣＫ２（図２（ｂ）のＢ点のタイミング）
で、外部端子７にてアップデートレジスタｒｅｇ３の出
力（Ｌレベル）と短絡しているＨレベルとがぶつかっ
て、外部端子７の電位が中間電圧レベルとなっても、コ
ンパレータｃｍｐ６の基準電圧Ｖｒｅｆ１によりＨレベ
ルと判別される。このＨレベルがクロックＣＫ１（図２
（ｂ）のＣ点のタイミング）でキャプチャーレジスタｒ
ｅｇ２に保持され、端子ＳＯ１からＨレベルが出力され
る（実線部分）。
【００３８】上述したように、コンパレータｃｍｐ６の
基準電圧Ｖｒｅｆ１をＬレベルと中間レベルを明確に判
別出来る電圧レベル（例えば電源電圧の約１０％）に設
定し、また基準電圧Ｖｒｅｆ２をＨレベルと中間レベル
を明確に判別出来る電圧レベル（例えば電源電圧の約１
０％）に設定することで、短絡故障を全て検出できる。
基準電圧Ｖｒｅｆ１をＬレベルと中間レベルを明確に判
別出来る電圧レベル（例えば電源電圧の約１０％）に設
定し、また基準電圧Ｖｒｅｆ２をＨレベルと中間レベル
を明確に判別出来る電圧レベル（例えば電源電圧の約１
０％）に設定することで、短絡故障を全て検出できる。
【００３９】また、全ての端子にテスト回路が入ってい
る場合、基準電圧レベルＶｒｅｆを変えて複数回テスト
し中間電圧レベルを細かく分け、端子における電圧レベ
ルが同レベルのものを特定すると、複数の端子が短絡故
障をしていたり、短絡故障が複数ある場合、短絡故障し
ている端子どうしは電圧レベルが同じなので、どの端子
とどの端子が短絡しているかを検出することができる。
る場合、基準電圧レベルＶｒｅｆを変えて複数回テスト
し中間電圧レベルを細かく分け、端子における電圧レベ
ルが同レベルのものを特定すると、複数の端子が短絡故
障をしていたり、短絡故障が複数ある場合、短絡故障し
ている端子どうしは電圧レベルが同じなので、どの端子
とどの端子が短絡しているかを検出することができる。
【００４０】次に本発明の第２の実施の形態をブロック
図で示した図３を参照すると、第１の実施の形態との相
違点は、第１の実施の形態におけるセレクタＭＵＸＡ５
に変えて、コンパレータｃｍｐ６の基準電圧Ｖｒｅｆを
ｎビットのデジタル信号Ｄｎを入力とするＤ／Ａコンバ
ータ８で生成するようにしたことである。それ以外の構
成要素は同一であるからここでの構成の説明は省略す
る。
図で示した図３を参照すると、第１の実施の形態との相
違点は、第１の実施の形態におけるセレクタＭＵＸＡ５
に変えて、コンパレータｃｍｐ６の基準電圧Ｖｒｅｆを
ｎビットのデジタル信号Ｄｎを入力とするＤ／Ａコンバ
ータ８で生成するようにしたことである。それ以外の構
成要素は同一であるからここでの構成の説明は省略す
る。
【００４１】図３と再び図２（ａ）および図２（ｂ）と
を併せて参照すると、まず、入力ＳＩ１にＨレベルを入
力したとき、短絡故障を起こしていない場合は、Ｄ／Ａ
コンバータ８の制御信号Ｄ１、Ｄ２、〜Ｄｎに与えるデ
ジタル信号の組み合せにより、例えばＤｎ＝Ｄ４とする
と、Ｄ１〜Ｄ４がすべてＨレベルのときに基準電圧Ｖｒ
ｅｆ１０４のレベルが電源電圧の９０％くらいになるよ
うに設定し、Ｄ１〜Ｄ４がすべてＬレベルのときに基準
電圧Ｖｒｅｆ１０４のレベルが電源電圧の１０％くらい
にるように設定する。つまり電源電圧１０％〜９０％の
間を１６等分に分割された電圧レベルが出力電圧１０４
としてコンパレータｃｍｐ６の入力端（−）に入力され
ることにより、任意の中間レベルをＨレベルまたはＬレ
ベルのいずれかに設定してコンパレータｃｍｐ６から出
力することができる。
を併せて参照すると、まず、入力ＳＩ１にＨレベルを入
力したとき、短絡故障を起こしていない場合は、Ｄ／Ａ
コンバータ８の制御信号Ｄ１、Ｄ２、〜Ｄｎに与えるデ
ジタル信号の組み合せにより、例えばＤｎ＝Ｄ４とする
と、Ｄ１〜Ｄ４がすべてＨレベルのときに基準電圧Ｖｒ
ｅｆ１０４のレベルが電源電圧の９０％くらいになるよ
うに設定し、Ｄ１〜Ｄ４がすべてＬレベルのときに基準
電圧Ｖｒｅｆ１０４のレベルが電源電圧の１０％くらい
にるように設定する。つまり電源電圧１０％〜９０％の
間を１６等分に分割された電圧レベルが出力電圧１０４
としてコンパレータｃｍｐ６の入力端（−）に入力され
ることにより、任意の中間レベルをＨレベルまたはＬレ
ベルのいずれかに設定してコンパレータｃｍｐ６から出
力することができる。
【００４２】例えば、ここではＤ１を最下位ビットとし
てＤ１＝Ｌレベル、Ｄ２＝Ｄ３＝Ｄ４＝Ｈレベルに設定
したときＤ／Ａコンバータ８の出力レベル１０４が電源
電圧の約７９．４％のレベルになるものとする。
てＤ１＝Ｌレベル、Ｄ２＝Ｄ３＝Ｄ４＝Ｈレベルに設定
したときＤ／Ａコンバータ８の出力レベル１０４が電源
電圧の約７９．４％のレベルになるものとする。
【００４３】次に、セレクタＭＵＸ１の制御信号ＬＤが
Ｈレベルのとき、端子ＳＩ１から入力されたＨレベルデ
ータをクロックＣＫ１（図２（ａ）のＡ点のタイミン
グ）でキャプチャーレジスタｒｅｇ２が保持するととも
に、この保持されたデータは同時に端子ＳＯ１からＨレ
ベルで出力される。
Ｈレベルのとき、端子ＳＩ１から入力されたＨレベルデ
ータをクロックＣＫ１（図２（ａ）のＡ点のタイミン
グ）でキャプチャーレジスタｒｅｇ２が保持するととも
に、この保持されたデータは同時に端子ＳＯ１からＨレ
ベルで出力される。
【００４４】次に、セレクタＭＵＸ１の制御信号ＬＤが
Ｌレベルになると、クロックＣＫ２（図２（ａ）のＢ点
のタイミング）でアップデートレジスタｒｅｇ３がキャ
プチャーレジスタｒｅｇ２から出力されたＨレベルを保
持するとともにバッファＢｕｆ４を介して外部端子７に
出力する。外部端子７の電圧レベルがコンパレータｃｍ
ｐ６の入力端（＋）に入力され、先に設定された入力端
（−）の基準電圧Ｖｒｅｆが電源電圧の約７９．４％で
あるからこの電圧と比較してそれよりも十分に高いレベ
ルであるからＨレベルと判別されてコンパレータｃｍｐ
６から出力データ１０５がＭＵＸ１の入力端０に出力さ
れる。セレクタＭＵＸ１の制御信号ＬＤがＬレベルにな
っているので、その選択出力データ１０１はコンパレー
タｃｍｐ６の出力Ｈレベルとなり、このＨレベルデータ
をクロックＣＫ１（図２（ａ）のＣ点のタイミング）で
キャプチャーレジスタｒｅｇ２が保持し、端子ＳＯ１か
らＨレベルを出力する（一点鎖線部分）。
Ｌレベルになると、クロックＣＫ２（図２（ａ）のＢ点
のタイミング）でアップデートレジスタｒｅｇ３がキャ
プチャーレジスタｒｅｇ２から出力されたＨレベルを保
持するとともにバッファＢｕｆ４を介して外部端子７に
出力する。外部端子７の電圧レベルがコンパレータｃｍ
ｐ６の入力端（＋）に入力され、先に設定された入力端
（−）の基準電圧Ｖｒｅｆが電源電圧の約７９．４％で
あるからこの電圧と比較してそれよりも十分に高いレベ
ルであるからＨレベルと判別されてコンパレータｃｍｐ
６から出力データ１０５がＭＵＸ１の入力端０に出力さ
れる。セレクタＭＵＸ１の制御信号ＬＤがＬレベルにな
っているので、その選択出力データ１０１はコンパレー
タｃｍｐ６の出力Ｈレベルとなり、このＨレベルデータ
をクロックＣＫ１（図２（ａ）のＣ点のタイミング）で
キャプチャーレジスタｒｅｇ２が保持し、端子ＳＯ１か
らＨレベルを出力する（一点鎖線部分）。
【００４５】上述した状態で外部端子７がＬレベル側と
短絡故障を起こしている場合は、外部端子７において、
アップデートレジスタｒｅｇ３の出力（Ｈレベル）と故
障で短絡しているＬレベルとがぶつかって、外部端子７
の電位が中間電圧レベルとなっても、クロックＣＫ２
（図２（ｂ）のＢ点のタイミング）で、コンパレータｃ
ｍｐ６の入力端（−）の基準電圧Ｖｒｅｆがこの場合は
Ｄ１＝Ｌレベル、Ｄ２＝Ｄ３＝Ｄ４＝Ｈレベルにして電
源電圧の約７９．４％に設定されている。この電圧と比
較してそれよりも低い中間レベルであるからＬレベルと
判別されてコンパレータｃｍｐ６から出力データ１０５
がＭＵＸ１の入力端０に出力される。
短絡故障を起こしている場合は、外部端子７において、
アップデートレジスタｒｅｇ３の出力（Ｈレベル）と故
障で短絡しているＬレベルとがぶつかって、外部端子７
の電位が中間電圧レベルとなっても、クロックＣＫ２
（図２（ｂ）のＢ点のタイミング）で、コンパレータｃ
ｍｐ６の入力端（−）の基準電圧Ｖｒｅｆがこの場合は
Ｄ１＝Ｌレベル、Ｄ２＝Ｄ３＝Ｄ４＝Ｈレベルにして電
源電圧の約７９．４％に設定されている。この電圧と比
較してそれよりも低い中間レベルであるからＬレベルと
判別されてコンパレータｃｍｐ６から出力データ１０５
がＭＵＸ１の入力端０に出力される。
【００４６】このＬレベルはクロックＣＫ１（図２
（ｂ）のＣ点のタイミング）でキャプチャーレジスタｒ
ｅｇ２に保持され端子ＳＯ１からＬレベルが出力される
（実線部分）が、このＬレベルは期待レベルのＨレベル
ではないから直に故障と判断される。
（ｂ）のＣ点のタイミング）でキャプチャーレジスタｒ
ｅｇ２に保持され端子ＳＯ１からＬレベルが出力される
（実線部分）が、このＬレベルは期待レベルのＨレベル
ではないから直に故障と判断される。
【００４７】端子ＳＩ１にＬレベルを入力したとき、外
部端子７が短絡故障を起こしていない場合は、Ｄ／Ａコ
ンパレータ６の入力を例えばＤ１＝Ｄ２＝Ｄ４＝Ｌレベ
ル、Ｄ３＝Ｈレベルにして電源電圧の２０．６％位を選
択しコンパレータｃｍｐ６の入力端（−）に入力する。
部端子７が短絡故障を起こしていない場合は、Ｄ／Ａコ
ンパレータ６の入力を例えばＤ１＝Ｄ２＝Ｄ４＝Ｌレベ
ル、Ｄ３＝Ｈレベルにして電源電圧の２０．６％位を選
択しコンパレータｃｍｐ６の入力端（−）に入力する。
【００４８】セレクタＭＵＸ１の制御信号ＬＤをＨレベ
ルに設定し、ＳＩ１から入力されたＬレベルをクロック
ＣＫ１（図２（ｂ）のＡ点のタイミング）でキャプチャ
ーレジスタ２が保持し、かつ端子ＳＯ１からＬレベルが
出力される。
ルに設定し、ＳＩ１から入力されたＬレベルをクロック
ＣＫ１（図２（ｂ）のＡ点のタイミング）でキャプチャ
ーレジスタ２が保持し、かつ端子ＳＯ１からＬレベルが
出力される。
【００４９】次にセレクタＭＵＸ１の制御信号ＬＤをＬ
レベルに変化させ、クロックＣＫ２（図２（ｂ）のＢ点
のタイミング）でアップデートレジスタｒｅｇ３がキャ
プチャーレジスタ２から出力されたＬレベルを保持しバ
ッファＢｕｆ４を介して外部端子７に出力する。外部端
子７の電圧レベルがコンパレータｃｍｐ６に入力され、
基準電圧Ｖｒｅｆ、この場合は先に設定したように電源
電圧の２０．６％くらいであるから、正常動作時の外部
端子７のＬレベルはこの基準電圧よりも十分に低く、Ｌ
レベルに判別され出力される。
レベルに変化させ、クロックＣＫ２（図２（ｂ）のＢ点
のタイミング）でアップデートレジスタｒｅｇ３がキャ
プチャーレジスタ２から出力されたＬレベルを保持しバ
ッファＢｕｆ４を介して外部端子７に出力する。外部端
子７の電圧レベルがコンパレータｃｍｐ６に入力され、
基準電圧Ｖｒｅｆ、この場合は先に設定したように電源
電圧の２０．６％くらいであるから、正常動作時の外部
端子７のＬレベルはこの基準電圧よりも十分に低く、Ｌ
レベルに判別され出力される。
【００５０】このときセレクタＭＵＸ１の制御信号ＬＤ
がＬレベルに設定してあるので、コンパレータｃｍｐ６
の出力（Ｌレベル）をクロックＣＫ１（図２（ｂ）のＣ
点のタイミング）でキャプチャーレジスタｒｅｇ２が保
持し、端子ＳＯ１からＬレベルを出力する（一点鎖線部
分）。
がＬレベルに設定してあるので、コンパレータｃｍｐ６
の出力（Ｌレベル）をクロックＣＫ１（図２（ｂ）のＣ
点のタイミング）でキャプチャーレジスタｒｅｇ２が保
持し、端子ＳＯ１からＬレベルを出力する（一点鎖線部
分）。
【００５１】上述の状態で外部端子７がＨレベル側と短
絡故障を起こしている場合は、クロックＣＫ２（図２
（ｂ）のＢ点のタイミング）で、外部端子７にてアップ
デートレジスタｒｅｇ３の出力（Ｌレベル）と短絡して
いるＨレベルとがぶつかって、外部端子７の電位が中間
電圧レベルとなっても、コンパレータｃｍｐ６の基準電
圧Ｖｒｅｆが電源電圧の約１０％位いに設定されている
からから中間レベルはすべてＨレベルと判別される。こ
のＨレベルがクロックＣＫ１（図２（ｂ）のＣ点のタイ
ミング）でキャプチャーレジスタｒｅｇ２に保持され、
端子ＳＯ１からＨレベルが出力される（実線部分）の
で、期待レベルのＬレベルではないから直に故障と判定
される。
絡故障を起こしている場合は、クロックＣＫ２（図２
（ｂ）のＢ点のタイミング）で、外部端子７にてアップ
デートレジスタｒｅｇ３の出力（Ｌレベル）と短絡して
いるＨレベルとがぶつかって、外部端子７の電位が中間
電圧レベルとなっても、コンパレータｃｍｐ６の基準電
圧Ｖｒｅｆが電源電圧の約１０％位いに設定されている
からから中間レベルはすべてＨレベルと判別される。こ
のＨレベルがクロックＣＫ１（図２（ｂ）のＣ点のタイ
ミング）でキャプチャーレジスタｒｅｇ２に保持され、
端子ＳＯ１からＨレベルが出力される（実線部分）の
で、期待レベルのＬレベルではないから直に故障と判定
される。
【００５２】上述したように、基準電圧生成手段として
Ｄ／Ａコンバータ８を用い、コンパレータｃｍｐ６の基
準電圧ＶｒｅｆをＨレベル側に設定しているときはＬレ
ベルと中間レベルを明確にＬレベルと判別出来る電圧レ
ベルになるように適宜制御端子Ｄ１〜Ｄｎのデジタル値
の組み合せを設定し、またＬレベル側に短絡していると
きはＨレベルと中間レベルを明確にＨレベルと判別出来
る電圧レベルに設定することで、短絡故障を全て検出で
きる。本実施の形態の場合は基準電圧生成手段としてＤ
／Ａコンバータを用いるので制御信号のデジタル信号を
組み合せることにより任意の基準電圧を生成して判定レ
ベルを調整することが出来る。
Ｄ／Ａコンバータ８を用い、コンパレータｃｍｐ６の基
準電圧ＶｒｅｆをＨレベル側に設定しているときはＬレ
ベルと中間レベルを明確にＬレベルと判別出来る電圧レ
ベルになるように適宜制御端子Ｄ１〜Ｄｎのデジタル値
の組み合せを設定し、またＬレベル側に短絡していると
きはＨレベルと中間レベルを明確にＨレベルと判別出来
る電圧レベルに設定することで、短絡故障を全て検出で
きる。本実施の形態の場合は基準電圧生成手段としてＤ
／Ａコンバータを用いるので制御信号のデジタル信号を
組み合せることにより任意の基準電圧を生成して判定レ
ベルを調整することが出来る。
【００５３】次に本発明の第３の実施の形態のブロック
図を示した図４を参照すると、第１の実施の形態との相
違点は、第１の実施の形態のブロック構成を任意の数だ
け備え、それぞれのコンパレータｃｍｐ５１、５２、〜
５ｎのそれぞの入力端（−）をセレクタＭＵＸＡ６の出
力端に共通接続したことである。つまり複数組のバウン
ダリスキャンパスを用いたテスト回路に対し基準電圧Ｖ
ｒｅｆを供給するセレクタはＭＵＸＡ６の１個だけであ
る。それ以外の構成要素はそれぞれ同一であり、符号の
ＳＩ１とＳＩ２〜ＳＩｎ、ＳＯ１とＳＯ２〜ＳＯｎ、Ｍ
ＵＸ１とＭＵＸ１１〜ＭＵＸ１ｎと、ｒｅｇ２とｒｅｇ
２１〜ｒｅｇ２ｎと、ｒｅｇ３とｒｅｇ３１〜ｒｅｇ３
ｎと、バッファ４とバッファ４１〜４ｎと、コンパレー
タ５とコンパレータ５１〜５ｎと、外部端子７１と外部
端子７１〜外部端子７ｎとがそれぞれ対応する。
図を示した図４を参照すると、第１の実施の形態との相
違点は、第１の実施の形態のブロック構成を任意の数だ
け備え、それぞれのコンパレータｃｍｐ５１、５２、〜
５ｎのそれぞの入力端（−）をセレクタＭＵＸＡ６の出
力端に共通接続したことである。つまり複数組のバウン
ダリスキャンパスを用いたテスト回路に対し基準電圧Ｖ
ｒｅｆを供給するセレクタはＭＵＸＡ６の１個だけであ
る。それ以外の構成要素はそれぞれ同一であり、符号の
ＳＩ１とＳＩ２〜ＳＩｎ、ＳＯ１とＳＯ２〜ＳＯｎ、Ｍ
ＵＸ１とＭＵＸ１１〜ＭＵＸ１ｎと、ｒｅｇ２とｒｅｇ
２１〜ｒｅｇ２ｎと、ｒｅｇ３とｒｅｇ３１〜ｒｅｇ３
ｎと、バッファ４とバッファ４１〜４ｎと、コンパレー
タ５とコンパレータ５１〜５ｎと、外部端子７１と外部
端子７１〜外部端子７ｎとがそれぞれ対応する。
【００５４】これらの構成により、複数の外部端子をテ
ストするときに、前段の出力端子ＳＯｍを次段の入力端
子ＳＩｍ＋１に接続しこれを順次繰り返して数珠つなぎ
としバウンダリスキャンパスを構成し、このときの基準
電圧を供給する例を示している。つまり、複数のコンパ
レータの基準電圧入力を１つのセレクタで制御できる。
ストするときに、前段の出力端子ＳＯｍを次段の入力端
子ＳＩｍ＋１に接続しこれを順次繰り返して数珠つなぎ
としバウンダリスキャンパスを構成し、このときの基準
電圧を供給する例を示している。つまり、複数のコンパ
レータの基準電圧入力を１つのセレクタで制御できる。
【００５５】次に本発明の第４の実施の形態のブロック
図を示した図５を参照すると、第２の実施の形態との相
違点は、第２の実施の形態のブロック構成を任意の数だ
け備え、それぞれのコンパレータｃｍｐ５１、５２、〜
５ｎのそれぞの入力端（−）をＤ／Ａコンバータ８の出
力端に共通接続したことである。つまり複数組のバウン
ダリスキャンパスを用いたテスト回路に対し基準電圧Ｖ
ｒｅｆを供給するＤ／ＡコンバータはＤ／Ａコンバータ
８の１個だけである。それ以外の構成要素はそれぞれ同
一であり、符号のＳＩ１とＳＩ２〜ＳＩｎ、ＳＯ１とＳ
Ｏ２〜ＳＯｎ、ＭＵＸ１とＭＵＸ１１〜ＭＵＸ１ｎと、
ｒｅｇ２とｒｅｇ２１〜ｒｅｇ２ｎと、ｒｅｇ３とｒｅ
ｇ３１〜ｒｅｇ３ｎと、バッファ４とバッファ４１〜４
ｎと、コンパレータ５とコンパレータ５１〜５ｎと、外
部端子７１と外部端子７１〜外部端子７ｎとがそれぞれ
対応する。
図を示した図５を参照すると、第２の実施の形態との相
違点は、第２の実施の形態のブロック構成を任意の数だ
け備え、それぞれのコンパレータｃｍｐ５１、５２、〜
５ｎのそれぞの入力端（−）をＤ／Ａコンバータ８の出
力端に共通接続したことである。つまり複数組のバウン
ダリスキャンパスを用いたテスト回路に対し基準電圧Ｖ
ｒｅｆを供給するＤ／ＡコンバータはＤ／Ａコンバータ
８の１個だけである。それ以外の構成要素はそれぞれ同
一であり、符号のＳＩ１とＳＩ２〜ＳＩｎ、ＳＯ１とＳ
Ｏ２〜ＳＯｎ、ＭＵＸ１とＭＵＸ１１〜ＭＵＸ１ｎと、
ｒｅｇ２とｒｅｇ２１〜ｒｅｇ２ｎと、ｒｅｇ３とｒｅ
ｇ３１〜ｒｅｇ３ｎと、バッファ４とバッファ４１〜４
ｎと、コンパレータ５とコンパレータ５１〜５ｎと、外
部端子７１と外部端子７１〜外部端子７ｎとがそれぞれ
対応する。
【００５６】これらの構成により、第３の実施の形態同
様、順次繰り返して数珠つなぎとしバウンダリスキャン
・パスを構成し、このときの基準電圧を供給する例を示
している。つまり、複数のコンパレータの基準電圧入力
に、同一のｎビットのデジタル信号Ｄｎを入力とするＤ
／Ａコンバータで制御された基準電圧を入力することに
より、複数のコンパレータの基準電圧入力を１つのＤ／
Ａコンバータで制御できる。
様、順次繰り返して数珠つなぎとしバウンダリスキャン
・パスを構成し、このときの基準電圧を供給する例を示
している。つまり、複数のコンパレータの基準電圧入力
に、同一のｎビットのデジタル信号Ｄｎを入力とするＤ
／Ａコンバータで制御された基準電圧を入力することに
より、複数のコンパレータの基準電圧入力を１つのＤ／
Ａコンバータで制御できる。
【００５７】
【発明の効果】以上説明したように、本発明のテスト回
路は、入力端子から供給されるデータを所定の制御信号
に応答して選択的に出力する第１のセレクタと、このセ
レクタ出力の選択データを第１のクロックに同期させて
順次に直列データとして入力する従属接続された第１の
レジスタと、このレジスタの出力データを次段のテスト
回路に取り込む出力端子と、第１のレジスタの出力デー
タを第２のクロックに同期させて順次に直列データとし
て入力する従属接続された第２のレジスタと、この第２
のレジスタから順次に読み出された出力データを外部端
子にに出力するバッファと、このバッファから出力され
た出力データを外部に出力する外部端子と、この外部端
子における短絡故障検出用の基準電圧を生成する基準電
圧生成手段と、この基準電圧生成手段から供給される基
準電圧を用いて、外部端子の電位を判定し中間レベルで
あれば期待レベルに対して反対の電圧レベルをセレクタ
に出力するコンパレータとを備えるので、外部端子が中
間レベルのときにはコンパレータから出力される期待レ
ベルに対して反対の電圧レベルをセレクタおよび第１の
レジスタを介して次段のテスト回路に取り込み、期待レ
ベルと異る電圧レベルを検出して外部端子の短絡故障を
判定することが出来、したがって、故障検出の確度が高
いテストによって信頼性の高い半導体装置を提供するこ
とが出来る。
路は、入力端子から供給されるデータを所定の制御信号
に応答して選択的に出力する第１のセレクタと、このセ
レクタ出力の選択データを第１のクロックに同期させて
順次に直列データとして入力する従属接続された第１の
レジスタと、このレジスタの出力データを次段のテスト
回路に取り込む出力端子と、第１のレジスタの出力デー
タを第２のクロックに同期させて順次に直列データとし
て入力する従属接続された第２のレジスタと、この第２
のレジスタから順次に読み出された出力データを外部端
子にに出力するバッファと、このバッファから出力され
た出力データを外部に出力する外部端子と、この外部端
子における短絡故障検出用の基準電圧を生成する基準電
圧生成手段と、この基準電圧生成手段から供給される基
準電圧を用いて、外部端子の電位を判定し中間レベルで
あれば期待レベルに対して反対の電圧レベルをセレクタ
に出力するコンパレータとを備えるので、外部端子が中
間レベルのときにはコンパレータから出力される期待レ
ベルに対して反対の電圧レベルをセレクタおよび第１の
レジスタを介して次段のテスト回路に取り込み、期待レ
ベルと異る電圧レベルを検出して外部端子の短絡故障を
判定することが出来、したがって、故障検出の確度が高
いテストによって信頼性の高い半導体装置を提供するこ
とが出来る。
【図１】本発明の第１の実施の形態を示すテスト回路の
回路図である。
回路図である。
【図２】（ａ）図１の入力信号ＳＩ１をＨレベルにした
ときのタイミングチャートである。 （ｂ）図１の入力信号ＳＩ１をＬレベルにしたときのタ
イミングチャートである。
ときのタイミングチャートである。 （ｂ）図１の入力信号ＳＩ１をＬレベルにしたときのタ
イミングチャートである。
【図３】本発明の第２の実施の形態を示すテスト回路の
回路図である。
回路図である。
【図４】本発明の第３の実施の形態を示すテスト回路の
回路図である。
回路図である。
【図５】本発明の第４の実施の形態を示すテスト回路の
回路図である。
回路図である。
【図６】バウンダリスキャンパスの一般的な構成図であ
る。
る。
【図７】（ａ）バウンダリスキャン・パスを用いたテス
ト回路の一例を示すブロック図である。 （ｂ）バウンダリスキャン・パスを用いたテスト回路の
レジスタのスレッシュホールドレベルのＶTN，ＶTPなど
によるばらつきを示す波形図である。
ト回路の一例を示すブロック図である。 （ｂ）バウンダリスキャン・パスを用いたテスト回路の
レジスタのスレッシュホールドレベルのＶTN，ＶTPなど
によるばらつきを示す波形図である。
【図８】（ａ）図７（ａ）のテスト回路の入力信号ＳＩ
１をＨレベルにしたときのタイミングチャートである。 （ｂ）図７（ａ）のテスト回路の入力信号ＳＩ１をＬレ
ベルにしたときのタイミングチャートである。
１をＨレベルにしたときのタイミングチャートである。 （ｂ）図７（ａ）のテスト回路の入力信号ＳＩ１をＬレ
ベルにしたときのタイミングチャートである。
１，１１〜１ｎ 入力電圧セレクタＭＵＸ ２，２１〜２ｎ キャプチャーレジスタｒｅｇ ３，３１〜３ｎ アップデートレジスタｒｅｇ ４，４１〜４ｎ バァッファＢｕｆ ５，５１〜５ｎ 基準電圧セレクタＭＵＸＡ ６，６１〜６ｎ コンパレータｃｍｐ ７，７１〜７ｎ 端子 ８ Ｄ／Ａコンバータ（ｎビット）Ｄ／Ａ ＣＫ１ クロック１ ＣＫ２ クロック２ Ｄ１〜Ｄｎ Ｄ／Ａ制御信号 ＬＤ 入力電圧セレクタＭＵＸのセレクト信号 ＳＩ１〜ＳＩｎ テスト回路入力信号 ＳＯ１〜ＳＯｎ 短絡判別出力回路 ｓｅｌ１ 基準電圧セレクタＭＵＸＡのセレクト信号 Ｖｒｅｆ１，Ｖｒｅｆ２ セレクタＭＵＸＡに供給さ
れる基準電圧 ＶTH スレッシュホールドレベル Ｖｉｎ１ Ｌレベル判別領域 Ｖｉｎ２ スレッシュホールドレベルのばらつく領域 Ｖｉｎ３ Ｈレベル判別領域
れる基準電圧 ＶTH スレッシュホールドレベル Ｖｉｎ１ Ｌレベル判別領域 Ｖｉｎ２ スレッシュホールドレベルのばらつく領域 Ｖｉｎ３ Ｈレベル判別領域
Claims (6)
- 【請求項１】 入力端子から供給されるデータを所定の
制御信号に応答して選択的に出力させ、この選択データ
を従属接続された第１のレジスタに第１のクロックに同
期させて順次に直列データとして入力させかつ順次に読
み出させるとともに、この読み出されたデータをさらに
従属接続された第２のレジスタに第２のクロックに同期
させて順次に入力させ、かつ順次に読み出して外部端子
へ出力させるとともに、このデータを、あらかじめ基準
電圧生成手段で生成した故障検出用の基準電圧を用いて
前記外部端子の電位が中間レベルであれば期待レベルに
対して反対の電圧レベルを出力するようにコンパレータ
でレベル判定させ、その判定出力データを前記セレクタ
で選択させて再び前記第１のレジスタに順次に入力さ
せ、その出力を次段のテスト回路に取り込んで、前記期
待レベルと異る電圧レベルを検出して前記外部端子の短
絡故障を判定するようにしたことを特徴とする論理回路
のテスト方法。 - 【請求項２】 入力端子から供給されるデータを所定の
制御信号に応答して選択的に出力する第１のセレクタ
と、このセレクタ出力の選択データを第１のクロックに
同期させて順次に直列データとして入力する従属接続さ
れた第１のレジスタと、このレジスタの出力データを次
段のテスト回路に取り込む出力端子と、前記第１のレジ
スタの出力データを第２のクロックに同期させて順次に
直列データとして入力する従属接続された第２のレジス
タと、この第２のレジスタから順次に読み出された出力
データを外部端子にに出力するバッファと、このバッフ
ァから出力された出力データを外部に出力する外部端子
と、この外部端子における短絡故障検出用の基準電圧を
生成する基準電圧生成手段と、この基準電圧生成手段か
ら供給される前記基準電圧を用いて、前記外部端子の電
位を判定し中間レベルであれば期待レベルに対して反対
の電圧レベルを前記セレクタに出力するコンパレータと
を備え、前記外部端子が中間レベルのときには前記コン
パレータから出力される前記期待レベルに対して反対の
電圧レベルを前記セレクタおよび前記第１のレジスタを
介して次段のテスト回路に取り込み、前記期待レベルと
異る電圧レベルを検出して前記外部端子の短絡故障を判
定することを特徴とする論理回路のテスト回路。 - 【請求項３】 前記基準電圧生成手段は、第２のセレク
タを備え、その第１の入力端には前記出力端子に出力さ
れるハイレベルの電圧がロウレベルに短絡されて中間レ
ベルになったときにこの中間レベルをロウレベルと判定
するための第１の基準電圧が供給され、その第２の入力
端には前記出力端子に出力されるロウレベルの電圧がハ
イレベル側に短絡されて中間レベルになったときにこの
中間レベルをハイレベルと判定するための第２の基準電
圧が供給され、その選択出力端が前記コンパレータの基
準電圧入力端に接続されるように構成される請求項２記
載の論理回路のテスト回路。 - 【請求項４】 前記基準電圧生成手段は、Ｄ／Ａコンバ
ータを備え、その複数の入力端にはハイレベルまたはロ
ウレベルのデジタル信号がそれぞれ供給され、これらの
信号の組み合せで決る所定の前記基準電圧が出力される
出力端が前記コンパレータの基準電圧入力端に接続さ
れ、前記基準電圧は前記外部端子に出力されるロウレベ
ルの電圧がハイレベル側に短絡されて中間レベルになっ
たときにこの中間レベルをハイレベルと判定するための
基準電圧が前記信号の組み合せで所定の異なるハイレベ
ルの電圧として生成され、前記外部端子に出力されるハ
イレベルの電圧がロウレベル側に短絡されて中間レベル
になったときにこの中間レベルをロウレベルと判定する
ための基準電圧が前記信号の他の組み合せで所定の異な
るロウレベルの電圧として生成されるように構成される
請求項２記載の論理回路のテスト回路。 - 【請求項５】 前記第１のセレクタと第１のレジスタと
前記出力端子と前記第２のレジスタと前記バッファと前
記外部端子と前記コンパレータとを含む前記テスト回路
を複数組および前記第２のセレクタを１個備え、前記第
２のセレクタの出力端を前記複数のコンパレータの前記
基準電圧入力端に共通接続してなる請求項２記載の論理
回路のテスト回路。 - 【請求項６】 前記第１のセレクタと第１のレジスタと
前記出力端子と前記第２のレジスタと前記バッファと前
記外部端子と前記コンパレータとを含む前記テスト回路
を複数組および前記Ｄ／Ａコンバータを１個備え、前記
Ｄ／Ａコンバータの出力端を前記複数のコンパレータの
前記基準電圧入力端に共通接続してなる請求項２記載の
論理回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076091A JPH09264929A (ja) | 1996-03-29 | 1996-03-29 | 論理回路のテスト方法およびそのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076091A JPH09264929A (ja) | 1996-03-29 | 1996-03-29 | 論理回路のテスト方法およびそのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09264929A true JPH09264929A (ja) | 1997-10-07 |
Family
ID=13595180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8076091A Pending JPH09264929A (ja) | 1996-03-29 | 1996-03-29 | 論理回路のテスト方法およびそのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09264929A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681355B1 (en) | 1999-04-02 | 2004-01-20 | Matsushita Electric Industrial Co., Ltd. | Analog boundary scan compliant integrated circuit system |
| US6988409B2 (en) | 2003-03-25 | 2006-01-24 | Denso Corporation | Dynamic quantity sensor |
| JP2013205251A (ja) * | 2012-03-28 | 2013-10-07 | Nec Corp | 接続テスト回路および接続テスト方法 |
| JP2015107757A (ja) * | 2013-12-05 | 2015-06-11 | 株式会社デンソー | 車載機器制御装置 |
| CN110415643A (zh) * | 2019-08-29 | 2019-11-05 | 南京浣轩半导体有限公司 | 一种自适应消除led鬼影和耦合并保护自检的电路及方法 |
| KR20220117995A (ko) * | 2021-02-18 | 2022-08-25 | 주식회사 현대케피코 | 집적회로 칩의 외부 단선 진단 장치 및 방법 |
| CN115334300A (zh) * | 2022-08-09 | 2022-11-11 | 慷智集成电路(上海)有限公司 | 一种线路故障检测模块及车载视频传输芯片 |
-
1996
- 1996-03-29 JP JP8076091A patent/JPH09264929A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681355B1 (en) | 1999-04-02 | 2004-01-20 | Matsushita Electric Industrial Co., Ltd. | Analog boundary scan compliant integrated circuit system |
| US6988409B2 (en) | 2003-03-25 | 2006-01-24 | Denso Corporation | Dynamic quantity sensor |
| JP2013205251A (ja) * | 2012-03-28 | 2013-10-07 | Nec Corp | 接続テスト回路および接続テスト方法 |
| JP2015107757A (ja) * | 2013-12-05 | 2015-06-11 | 株式会社デンソー | 車載機器制御装置 |
| CN110415643A (zh) * | 2019-08-29 | 2019-11-05 | 南京浣轩半导体有限公司 | 一种自适应消除led鬼影和耦合并保护自检的电路及方法 |
| KR20220117995A (ko) * | 2021-02-18 | 2022-08-25 | 주식회사 현대케피코 | 집적회로 칩의 외부 단선 진단 장치 및 방법 |
| CN115334300A (zh) * | 2022-08-09 | 2022-11-11 | 慷智集成电路(上海)有限公司 | 一种线路故障检测模块及车载视频传输芯片 |
| CN115334300B (zh) * | 2022-08-09 | 2023-10-13 | 慷智集成电路(上海)有限公司 | 一种线路故障检测模块及车载视频传输芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990608 |