JP3081554B2 - マイクロコンピュータを用いたアナログ回路の制御装置 - Google Patents
マイクロコンピュータを用いたアナログ回路の制御装置Info
- Publication number
- JP3081554B2 JP3081554B2 JP09078312A JP7831297A JP3081554B2 JP 3081554 B2 JP3081554 B2 JP 3081554B2 JP 09078312 A JP09078312 A JP 09078312A JP 7831297 A JP7831297 A JP 7831297A JP 3081554 B2 JP3081554 B2 JP 3081554B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- converter
- control
- microcomputer
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Analogue/Digital Conversion (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータによりアナログ回路を制御する際に、少ない信号
路、少ない素子数で達成できるようにしたマイクロコン
ピュータを用いたアナログ回路の制御装置に関するもの
で、特に簡単にアナログ回路のテストが行えるようにし
た同装置に関する。
ータによりアナログ回路を制御する際に、少ない信号
路、少ない素子数で達成できるようにしたマイクロコン
ピュータを用いたアナログ回路の制御装置に関するもの
で、特に簡単にアナログ回路のテストが行えるようにし
た同装置に関する。
【０００２】
【従来の技術】ＴＶ受像機やオーディオ機器に於て、マ
イコン（マイクロコンピュータ）からの制御信号により
アナログ信号を処理するＩＣを制御する場合がある。例
えば、ＴＶ受像機であればテレビジョン信号のテイント
やカラーの濃さなどの命令が視聴者から一旦マイコンに
取り込まれ、マイコンからアナログＩＣへ印加される。
このような制御を行う装置として、図２の如きものがあ
る。図２では、マイコン（１）内部に複数のＰＷＭ（パ
ルス波変調）回路（２）乃至（４）が配置され、各ＰＷ
Ｍ回路からのパルス幅変調されたパルス信号が積分回路
（５）乃至（７）でアナログ信号に変換されて、アナロ
グＩＣ（８）内の被制御回路（９）乃至（１１）に印加
される。しかしながら、図２の方法では、１つの制御を
行う毎に、１つの制御ラインが必要であり、マイコンや
ＩＣのピン数が増加すると共に配線が複雑になってしま
う。
イコン（マイクロコンピュータ）からの制御信号により
アナログ信号を処理するＩＣを制御する場合がある。例
えば、ＴＶ受像機であればテレビジョン信号のテイント
やカラーの濃さなどの命令が視聴者から一旦マイコンに
取り込まれ、マイコンからアナログＩＣへ印加される。
このような制御を行う装置として、図２の如きものがあ
る。図２では、マイコン（１）内部に複数のＰＷＭ（パ
ルス波変調）回路（２）乃至（４）が配置され、各ＰＷ
Ｍ回路からのパルス幅変調されたパルス信号が積分回路
（５）乃至（７）でアナログ信号に変換されて、アナロ
グＩＣ（８）内の被制御回路（９）乃至（１１）に印加
される。しかしながら、図２の方法では、１つの制御を
行う毎に、１つの制御ラインが必要であり、マイコンや
ＩＣのピン数が増加すると共に配線が複雑になってしま
う。
【０００３】そこで、 デジタル信号を時分割して、ク
ロックラインとデータラインを使って、信号を伝送する
方法として図３の如きものがある。図３では、マイコン
（１）からクロック信号に同期したデジタルデータがア
ナログＩＣ（８）に印加されている。アナログＩＣ
（８）内のアドレス制御回路（１２）は、到来したデジ
タルデータをデコードし、どの被制御回路に対してのデ
ータが伝送されているか選択し、選択されている被制御
回路にデジタルデータを分配している。前記デジタルデ
ータは、Ｄ／Ａ変換回路（１３）乃至（１５）でアナロ
グ信号に変換され後、被制御回路（９）乃至（１１）に
印加される。
ロックラインとデータラインを使って、信号を伝送する
方法として図３の如きものがある。図３では、マイコン
（１）からクロック信号に同期したデジタルデータがア
ナログＩＣ（８）に印加されている。アナログＩＣ
（８）内のアドレス制御回路（１２）は、到来したデジ
タルデータをデコードし、どの被制御回路に対してのデ
ータが伝送されているか選択し、選択されている被制御
回路にデジタルデータを分配している。前記デジタルデ
ータは、Ｄ／Ａ変換回路（１３）乃至（１５）でアナロ
グ信号に変換され後、被制御回路（９）乃至（１１）に
印加される。
【０００４】図３の方法であれば、２本の信号ラインで
複数の種類の制御信号を伝送できる。
複数の種類の制御信号を伝送できる。
【０００５】
【発明が解決しようとする課題】しかしながら、図３の
方法ではアナログＩＣ（８）内部に複数のＤ／Ａ変換回
路（１３）乃至（１５）を必要とするが、一般にアナロ
グＩＣでは素子数の多いＤ／Ａ変換回路を多く有するこ
とはチップ面積の増加につながり、問題であった。
方法ではアナログＩＣ（８）内部に複数のＤ／Ａ変換回
路（１３）乃至（１５）を必要とするが、一般にアナロ
グＩＣでは素子数の多いＤ／Ａ変換回路を多く有するこ
とはチップ面積の増加につながり、問題であった。
【０００６】一方、マイコン（１）は、ＭＯＳＩＣで作
られるので素子数の多いＤ／Ａ変換器が存在しても問題
とならない。その為、信号ラインが少ないと共にマイコ
ン側でＤ／Ａ変換処理を行う様な伝送方法が希求されて
いた。
られるので素子数の多いＤ／Ａ変換器が存在しても問題
とならない。その為、信号ラインが少ないと共にマイコ
ン側でＤ／Ａ変換処理を行う様な伝送方法が希求されて
いた。
【０００７】
【課題を解決するための手段】本発明は上述の点に鑑み
成されたもので、マイクロコンピュータからの制御電圧
により、アナログＩＣ内の複数の被制御回路を制御する
マイクロコンピュータを用いたアナログ回路の制御装置
であって、複数のレベルに変化する制御電圧を時分割に
発生する第１Ｄ／Ａコンバータと、前記制御電圧の時分
割タイミングと同一のタイミングで発生し、そのレベル
が前記制御電圧の種類を示す切換え信号を発生する第２
Ｄ／Ａコンバータと、前記第１Ｄ／Ａコンバータの制御
電圧が印加され、前記複数の被制御回路に保持した直流
電圧を印加する複数のＤＣホールド回路と、複数のコン
パレータを有し、前記第２Ｄ／Ａコンバータからの切換
え信号のレベルを判別して、前記複数のＤＣホールド回
路の内、所望のＤＣホールド回路を動作させる比較及び
切換え制御回路とを備え、前記第１及び第２Ｄ／Ａコン
バータを前記マイクロコンピュータに内蔵し、前記複数
のＤＣホールド回路及び前記比較及び切換え制御回路を
前記アナログＩＣに内蔵し、前記複数の被制御回路の内
の１つの被制御回路をテストするテストモードにおいて
前記第２Ｄ／Ａコンバータからテストモードを示す制御
信号を発生させ該制御信号に応じて前記複数のＤＣホー
ルド回路を複数個ホールド動作させたことを特徴とす
る。
成されたもので、マイクロコンピュータからの制御電圧
により、アナログＩＣ内の複数の被制御回路を制御する
マイクロコンピュータを用いたアナログ回路の制御装置
であって、複数のレベルに変化する制御電圧を時分割に
発生する第１Ｄ／Ａコンバータと、前記制御電圧の時分
割タイミングと同一のタイミングで発生し、そのレベル
が前記制御電圧の種類を示す切換え信号を発生する第２
Ｄ／Ａコンバータと、前記第１Ｄ／Ａコンバータの制御
電圧が印加され、前記複数の被制御回路に保持した直流
電圧を印加する複数のＤＣホールド回路と、複数のコン
パレータを有し、前記第２Ｄ／Ａコンバータからの切換
え信号のレベルを判別して、前記複数のＤＣホールド回
路の内、所望のＤＣホールド回路を動作させる比較及び
切換え制御回路とを備え、前記第１及び第２Ｄ／Ａコン
バータを前記マイクロコンピュータに内蔵し、前記複数
のＤＣホールド回路及び前記比較及び切換え制御回路を
前記アナログＩＣに内蔵し、前記複数の被制御回路の内
の１つの被制御回路をテストするテストモードにおいて
前記第２Ｄ／Ａコンバータからテストモードを示す制御
信号を発生させ該制御信号に応じて前記複数のＤＣホー
ルド回路を複数個ホールド動作させたことを特徴とす
る。
【０００８】
【発明の実施の形態】図１は、本発明の制御装置を示す
もので、（１６）は複数のレベルに変化するＴＶ信号用
の制御電圧を時分割に発生する第１Ｄ／Ａコンバータ、
（１７）は、前記制御電圧の時分割タイミングと同一の
タイミングで発生し、そのレベルが前記制御電圧の種類
を示す切換え信号を発生する第２Ｄ／Ａコンバータ、
（１８）乃至（２０）は前記第１Ｄ／Ａコンバータ（１
６）の制御電圧が印加され、第１乃至第３被制御回路
（９）乃至（１１）に保持した直流電圧を印加する第１
乃至第３ＤＣホールド回路、（２１）は、複数のコンパ
レータを有し、前記第２Ｄ／Ａコンバータ（１７）から
の切換え信号のレベルを判別して、前記複数のＤＣホー
ルド回路の内、所望のＤＣホールド回路を動作させる比
較及び切換え制御回路、（２２）及び（２３）は、第１
及び第２Ｄ／Ａコンバータ（１６）及び（１７）の出力
信号中のノイズを除去するフィルタである。
もので、（１６）は複数のレベルに変化するＴＶ信号用
の制御電圧を時分割に発生する第１Ｄ／Ａコンバータ、
（１７）は、前記制御電圧の時分割タイミングと同一の
タイミングで発生し、そのレベルが前記制御電圧の種類
を示す切換え信号を発生する第２Ｄ／Ａコンバータ、
（１８）乃至（２０）は前記第１Ｄ／Ａコンバータ（１
６）の制御電圧が印加され、第１乃至第３被制御回路
（９）乃至（１１）に保持した直流電圧を印加する第１
乃至第３ＤＣホールド回路、（２１）は、複数のコンパ
レータを有し、前記第２Ｄ／Ａコンバータ（１７）から
の切換え信号のレベルを判別して、前記複数のＤＣホー
ルド回路の内、所望のＤＣホールド回路を動作させる比
較及び切換え制御回路、（２２）及び（２３）は、第１
及び第２Ｄ／Ａコンバータ（１６）及び（１７）の出力
信号中のノイズを除去するフィルタである。
【０００９】図４（ａ）は、第２Ｄ／Ａコンバータ（１
７）の出力信号レベルを示し、図４（ｂ）は、第１Ｄ／
Ａコンバータ（１６）の出力信号レベルを示している。
図４（ａ）及び（ｂ）の横軸は、時間であり時間の経過
とともにＴＶ信号用の制御であるテイント、カラー及び
コントラストの制御が行われる。まずテイントについて
説明する。第２Ｄ／Ａコンバータ（１７）から発生する
テイントの切換え信号のレベルは、図４（ａ）の０．５
Ｖから１．０Ｖの間に設定され、この範囲で任意をとり
得る。この場合は、０．７５Ｖになっている。０．７５
Ｖのテイントの切換え信号が発生している期間中、第１
Ｄ／Ａコンバータ（１６）からは２Ｖの制御電圧が発生
し、アナログＩＣ（８）内の第１乃至第３ＤＣホールド
回路（１８）乃至（２０）に印加されている。一方、比
較及び切換え制御回路（２１）は、前記０．７５Ｖの切
換え信号のレベルにより、到来している制御電圧がテイ
ント用であることを判別し、第１乃至第３ＤＣホールド
回路（１８）乃至（２０）の内、第１ＤＣホールド回路
（１８）のみを動作させる。すると、第１ＤＣホールド
回路（１８）は、２Ｖの制御電圧を保持し、保持した電
圧を第１被制御回路（９）に印加する。
７）の出力信号レベルを示し、図４（ｂ）は、第１Ｄ／
Ａコンバータ（１６）の出力信号レベルを示している。
図４（ａ）及び（ｂ）の横軸は、時間であり時間の経過
とともにＴＶ信号用の制御であるテイント、カラー及び
コントラストの制御が行われる。まずテイントについて
説明する。第２Ｄ／Ａコンバータ（１７）から発生する
テイントの切換え信号のレベルは、図４（ａ）の０．５
Ｖから１．０Ｖの間に設定され、この範囲で任意をとり
得る。この場合は、０．７５Ｖになっている。０．７５
Ｖのテイントの切換え信号が発生している期間中、第１
Ｄ／Ａコンバータ（１６）からは２Ｖの制御電圧が発生
し、アナログＩＣ（８）内の第１乃至第３ＤＣホールド
回路（１８）乃至（２０）に印加されている。一方、比
較及び切換え制御回路（２１）は、前記０．７５Ｖの切
換え信号のレベルにより、到来している制御電圧がテイ
ント用であることを判別し、第１乃至第３ＤＣホールド
回路（１８）乃至（２０）の内、第１ＤＣホールド回路
（１８）のみを動作させる。すると、第１ＤＣホールド
回路（１８）は、２Ｖの制御電圧を保持し、保持した電
圧を第１被制御回路（９）に印加する。
【００１０】従って、図１の装置によればテイントの制
御を行うことができる。ところで、図１の装置では時系
列に複数の制御を行うので、第１ＤＣホールド回路（１
８）が２Ｖの制御電圧を保持する前は、一般に別の制御
（例えばブライトネス）が行われている。そこで、前の
制御電圧と、次に制御電圧のレベルが大きく異なる場合
など、フィルタ（２２）の時定数の影響などにより、前
の制御電圧から次の制御電圧にただちに移行できないこ
とが考えられる。そこで、本発明では、２つの時分割さ
れた制御の間の期間、第１乃至第３ＤＣホールド回路
（１８）乃至（２０）が全て入力電圧を保持するのを禁
止する期間に設定している。この期間中にも、第１Ｄ／
Ａコンバータ（１６）の次の制御電圧は、印加されてい
るので、アナログＩＣ（８）のピンの電圧は、次の制御
電圧に完全に移行しており、安定に制御電圧の取り込み
が可能となる。テイントの例では、図４（ａ）の如く第
２Ｄ／Ａコンバータ（１７）から、０．７５Ｖの制御電
圧が発生する前に０．２５Ｖの制御電圧が発生してい
る。該０．２５Ｖの制御電圧が比較及び切換え制御回路
（２１）に印加されると、該制御回路（２１）は、第１
乃至第３ＤＣホールド回路（１８）乃至（２０）の入力
取り込み動作を禁止する。
御を行うことができる。ところで、図１の装置では時系
列に複数の制御を行うので、第１ＤＣホールド回路（１
８）が２Ｖの制御電圧を保持する前は、一般に別の制御
（例えばブライトネス）が行われている。そこで、前の
制御電圧と、次に制御電圧のレベルが大きく異なる場合
など、フィルタ（２２）の時定数の影響などにより、前
の制御電圧から次の制御電圧にただちに移行できないこ
とが考えられる。そこで、本発明では、２つの時分割さ
れた制御の間の期間、第１乃至第３ＤＣホールド回路
（１８）乃至（２０）が全て入力電圧を保持するのを禁
止する期間に設定している。この期間中にも、第１Ｄ／
Ａコンバータ（１６）の次の制御電圧は、印加されてい
るので、アナログＩＣ（８）のピンの電圧は、次の制御
電圧に完全に移行しており、安定に制御電圧の取り込み
が可能となる。テイントの例では、図４（ａ）の如く第
２Ｄ／Ａコンバータ（１７）から、０．７５Ｖの制御電
圧が発生する前に０．２５Ｖの制御電圧が発生してい
る。該０．２５Ｖの制御電圧が比較及び切換え制御回路
（２１）に印加されると、該制御回路（２１）は、第１
乃至第３ＤＣホールド回路（１８）乃至（２０）の入力
取り込み動作を禁止する。
【００１１】図５は、図１の比較及び切換え制御回路
（２１）の具体回路図を示すもので、例えば、図４
（ａ）のテイント期間であり、０．７５Ｖの切換え信号
が入力端子（２４）に印加されたとする。第１乃至第４
コンパレータ（２５）乃至（２８）の基準電源（２９）
乃至（３２）の値は、０．５Ｖ，１Ｖ，１．５Ｖ及び
２．０Ｖに設定されている。その為、第１コンパレータ
（２５）の出力のみが「Ｈ」レベルとなり、他のコンパ
レータの出力は全て「Ｌ」レベルとなる。この為、出力
端子（３３）のレベルが「Ｈ」レベルとなり、該「Ｈ」
レベルの期間のみ、図１の第１ＤＣホールド回路（１
８）のスイッチ（３４）を閉じる。即ち、第１及び第２
コンパレータ（２５）及び（２６）、インバータ（３
５）及びアンドゲート（３６）は、ウインドコンパレー
タを構成し、０．５Ｖと１．０Ｖの間の入力電圧を
「Ｈ」レベルとして検出する。
（２１）の具体回路図を示すもので、例えば、図４
（ａ）のテイント期間であり、０．７５Ｖの切換え信号
が入力端子（２４）に印加されたとする。第１乃至第４
コンパレータ（２５）乃至（２８）の基準電源（２９）
乃至（３２）の値は、０．５Ｖ，１Ｖ，１．５Ｖ及び
２．０Ｖに設定されている。その為、第１コンパレータ
（２５）の出力のみが「Ｈ」レベルとなり、他のコンパ
レータの出力は全て「Ｌ」レベルとなる。この為、出力
端子（３３）のレベルが「Ｈ」レベルとなり、該「Ｈ」
レベルの期間のみ、図１の第１ＤＣホールド回路（１
８）のスイッチ（３４）を閉じる。即ち、第１及び第２
コンパレータ（２５）及び（２６）、インバータ（３
５）及びアンドゲート（３６）は、ウインドコンパレー
タを構成し、０．５Ｖと１．０Ｖの間の入力電圧を
「Ｈ」レベルとして検出する。
【００１２】入力端子（２４）に０．２５Ｖの切換え信
号が印加されたとすると、図５の２つのウインドコンパ
レータのいずれの範囲にも含まれないので、出力端子
（３３）及び（３７）のレベルはいずれも「Ｌ」レベル
となる。従って、図１の第１乃至第３ＤＣホールド回路
（１８）乃至（２０）は、取り込み動作を停止する。次
に、図４（ａ）のカラーの制御期間に移行するとする。
すると、１．２５Ｖの切換え信号が図５の入力端子（２
４）に印加され、出力端子（３３）及び（３７）は、
「Ｌ」レベルとなる。次に、１．７５Ｖの切換え信号が
入力端子（２４）に印加されると、出力端子（３７）の
みが「Ｈ」レベルとなり、図１の第２ＤＣホールド回路
（１９）が、図４（ｂ）に示す３Ｖの制御電圧を取り込
む。
号が印加されたとすると、図５の２つのウインドコンパ
レータのいずれの範囲にも含まれないので、出力端子
（３３）及び（３７）のレベルはいずれも「Ｌ」レベル
となる。従って、図１の第１乃至第３ＤＣホールド回路
（１８）乃至（２０）は、取り込み動作を停止する。次
に、図４（ａ）のカラーの制御期間に移行するとする。
すると、１．２５Ｖの切換え信号が図５の入力端子（２
４）に印加され、出力端子（３３）及び（３７）は、
「Ｌ」レベルとなる。次に、１．７５Ｖの切換え信号が
入力端子（２４）に印加されると、出力端子（３７）の
みが「Ｈ」レベルとなり、図１の第２ＤＣホールド回路
（１９）が、図４（ｂ）に示す３Ｖの制御電圧を取り込
む。
【００１３】従って、カラーの制御電圧を第２被制御回
路（１０）に印加することができる。以降、同様に図４
（ａ）のコントラストについても図１の第３被制御回路
（１１）に印加できる。ところで、図１の装置ではアナ
ログＩＣ（８）を評価・測定するテストモードにおい
て、複雑な入力制御信号が必要である。そのため、アナ
ログＩＣ（８）の簡単な評価、選別、測定を行う場合、
マイコンが必要となり手間がかかった。このため、簡単
な入力信号でも評価できる方法が希求されていた。そこ
で、本発明ではアナログＩＣ（８）にテストモードを設
けるようにした。
路（１０）に印加することができる。以降、同様に図４
（ａ）のコントラストについても図１の第３被制御回路
（１１）に印加できる。ところで、図１の装置ではアナ
ログＩＣ（８）を評価・測定するテストモードにおい
て、複雑な入力制御信号が必要である。そのため、アナ
ログＩＣ（８）の簡単な評価、選別、測定を行う場合、
マイコンが必要となり手間がかかった。このため、簡単
な入力信号でも評価できる方法が希求されていた。そこ
で、本発明ではアナログＩＣ（８）にテストモードを設
けるようにした。
【００１４】図１の第２D/Aコンバータ（１７）から制
御回路（２１）に印加される制御電圧は、図４に示すよ
うに０Ｖから最大で５Ｖ程度である。そこで、例えば７
Ｖ以上の電圧を第２D/Aコンバータ（１７）から制御回
路（２１）に印加し、この７Ｖ以上の電圧をテストモー
ドを示す信号とした。テストモードとなると、第１D/A
コンバータ（１６）から発生する信号が第１乃至第３Ｄ
Ｃホールド回路（１８）乃至（２０）に全て印加される
ようにした。即ち、第１乃至第３ＤＣホールド回路（１
８）乃至（２０）に内蔵されるスイッチ（例えばスイッ
チ（３４））が全て閉じる。このため、第１乃至第３Ｄ
Ｃホールド回路（１８）乃至（２０）は全て同じ信号を
ホールドして、それぞれ第１乃至第３被制御回路（９）
乃至（１１）に印加する。このため、第１乃至第３被制
御回路（９）乃至（１１）の内、いずれの回路について
テストを行う場合でもテストができる。
御回路（２１）に印加される制御電圧は、図４に示すよ
うに０Ｖから最大で５Ｖ程度である。そこで、例えば７
Ｖ以上の電圧を第２D/Aコンバータ（１７）から制御回
路（２１）に印加し、この７Ｖ以上の電圧をテストモー
ドを示す信号とした。テストモードとなると、第１D/A
コンバータ（１６）から発生する信号が第１乃至第３Ｄ
Ｃホールド回路（１８）乃至（２０）に全て印加される
ようにした。即ち、第１乃至第３ＤＣホールド回路（１
８）乃至（２０）に内蔵されるスイッチ（例えばスイッ
チ（３４））が全て閉じる。このため、第１乃至第３Ｄ
Ｃホールド回路（１８）乃至（２０）は全て同じ信号を
ホールドして、それぞれ第１乃至第３被制御回路（９）
乃至（１１）に印加する。このため、第１乃至第３被制
御回路（９）乃至（１１）の内、いずれの回路について
テストを行う場合でもテストができる。
【００１５】つまり、アナログＩＣ（８）の不具合箇所
（第１乃至第３被制御回路（９）乃至（１１）の内、い
ずれ１カ所）が解っている場合には、７Ｖのアドレス用
の信号と不具合箇所に適合したテスト信号を印加させす
ればテストが可能となる。図６は、図５に示す比較及び
切換え制御回路（２１）の具体回路図をテストモード対
応に変えたもので、コンパレータ（５０）と、オアゲー
ト（５１）（５２）が追加されている。入力端子（２
４）に７Ｖの信号が印加されたとする。すると、アンド
ゲート（３６）、（５３）の出力信号は「Ｌ」レベルと
なる。コンパレータ（５０）の基準電源は6.9Vに設定さ
れているので、コンパレータ（５０）の出力信号は
「Ｈ」となり、オアゲートの出力信号が全て「Ｈ」とな
る。該「Ｈ」の信号を図１の第１乃至第３ＤＣホールド
回路（１８）乃至（２０）の各々に印加すればよい。
（第１乃至第３被制御回路（９）乃至（１１）の内、い
ずれ１カ所）が解っている場合には、７Ｖのアドレス用
の信号と不具合箇所に適合したテスト信号を印加させす
ればテストが可能となる。図６は、図５に示す比較及び
切換え制御回路（２１）の具体回路図をテストモード対
応に変えたもので、コンパレータ（５０）と、オアゲー
ト（５１）（５２）が追加されている。入力端子（２
４）に７Ｖの信号が印加されたとする。すると、アンド
ゲート（３６）、（５３）の出力信号は「Ｌ」レベルと
なる。コンパレータ（５０）の基準電源は6.9Vに設定さ
れているので、コンパレータ（５０）の出力信号は
「Ｈ」となり、オアゲートの出力信号が全て「Ｈ」とな
る。該「Ｈ」の信号を図１の第１乃至第３ＤＣホールド
回路（１８）乃至（２０）の各々に印加すればよい。
【００１６】
【発明の効果】以上述べた如く、本発明に依れば２つの
信号路で複数の被制御回路を制御することができる。
又、本発明に依れば、Ｄ／Ａコンバータをマイコン側に
設けると共に比較及び切換え制御回路をアナログＩＣ側
へ配置しているので少ない素子数で装置を構成できる。
更に、本発明に依れば、アナログＩＣを評価・測定する
テストモードにおいて、簡単な入力制御信号で済む、と
いう効果を有する。
信号路で複数の被制御回路を制御することができる。
又、本発明に依れば、Ｄ／Ａコンバータをマイコン側に
設けると共に比較及び切換え制御回路をアナログＩＣ側
へ配置しているので少ない素子数で装置を構成できる。
更に、本発明に依れば、アナログＩＣを評価・測定する
テストモードにおいて、簡単な入力制御信号で済む、と
いう効果を有する。
【図１】本発明のマイクロコンピュータを用いたアナロ
グ回路の制御装置である。
グ回路の制御装置である。
【図２】従来のマイクロコンピュータを用いたアナログ
回路の制御装置である。
回路の制御装置である。
【図３】従来のマイクロコンピュータを用いたアナログ
回路の制御装置である。
回路の制御装置である。
【図４】図１の説明に供する為の波形図である。
【図５】図１の比較及び切換え制御回路（２１）の具体
回路図である。
回路図である。
【図６】図１の比較及び切換え制御回路（２１）の具体
回路図である。
回路図である。
（１） マイクロコンピュータ （８） アナログＩＣ （１６） 第１Ｄ／Ａコンバータ （１７） 第２Ｄ／Ａコンバータ （１８） 第１ＤＣホールド回路 （１９） 第１ＤＣホールド回路 （２０） 第１ＤＣホールド回路 （２１） 比較及び切換え制御回路 （５０） コンパレータ （５１） オアゲート （５２） オアゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 G01R 31/316 G06F 11/22 310
Claims (2)
- 【請求項１】 マイクロコンピュータからの制御電圧に
より、アナログＩＣ内の複数の被制御回路を制御するマ
イクロコンピュータを用いたアナログ回路の制御装置で
あって、 複数のレベルに変化する制御電圧を時分割に発生する第
１Ｄ／Ａコンバータと、 前記制御電圧の時分割タイミングと同一のタイミングで
発生し、そのレベルが前記制御電圧の種類を示す切換え
信号を発生する第２Ｄ／Ａコンバータと、 前記第１Ｄ／Ａコンバータの制御電圧が印加され、前記
複数の被制御回路に保持した直流電圧を印加する複数の
ＤＣホールド回路と、 複数のコンパレータを有し、前記第２Ｄ／Ａコンバータ
からの切換え信号のレベルを判別して、前記複数のＤＣ
ホールド回路の内、所望のＤＣホールド回路を動作させ
る比較及び切換え制御回路と、を備え、前記第１及び第
２Ｄ／Ａコンバータを前記マイクロコンピュータに内蔵
し、前記複数のＤＣホールド回路及び前記比較及び切換
え制御回路を前記アナログＩＣに内蔵し、前記複数の被
制御回路の内の１つの被制御回路をテストするテストモ
ードにおいて前記第２Ｄ／Ａコンバータからテストモー
ドを示す制御信号を発生させ該制御信号に応じて前記複
数のＤＣホールド回路を複数個ホールド動作させたこと
を特徴とするマイクロコンピュータを用いたアナログ回
路の制御装置。 - 【請求項２】 第２Ｄ／Ａコンバータから発生する時分
割された切換え信号の時分割の間隔の間に前記ＤＣホー
ルド回路が入力電圧を保持するのを禁止するようなレベ
ルの信号を挿入することを特徴とする請求項１記載のマ
イクロコンピュータを用いたアナログ回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09078312A JP3081554B2 (ja) | 1997-03-28 | 1997-03-28 | マイクロコンピュータを用いたアナログ回路の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09078312A JP3081554B2 (ja) | 1997-03-28 | 1997-03-28 | マイクロコンピュータを用いたアナログ回路の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10276092A JPH10276092A (ja) | 1998-10-13 |
| JP3081554B2 true JP3081554B2 (ja) | 2000-08-28 |
Family
ID=13658429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09078312A Expired - Fee Related JP3081554B2 (ja) | 1997-03-28 | 1997-03-28 | マイクロコンピュータを用いたアナログ回路の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3081554B2 (ja) |
-
1997
- 1997-03-28 JP JP09078312A patent/JP3081554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10276092A (ja) | 1998-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100233486B1 (ko) | 전자 기기 접속장치 | |
| JP3836884B2 (ja) | プログラム可能な遅延を与える装置および方法 | |
| US7409615B2 (en) | Test apparatus and test method | |
| JP3081554B2 (ja) | マイクロコンピュータを用いたアナログ回路の制御装置 | |
| JP2957866B2 (ja) | マイクロコンピュータを用いたアナログ回路の制御装置 | |
| US4755758A (en) | Wave formatter for a logic circuit testing system | |
| EP0651585B1 (en) | Analog circuit controller using signals indicative of control voltage and type of control voltage | |
| JP2957867B2 (ja) | アナログ回路の制御装置 | |
| DE60105168D1 (de) | Automatische Abtastprüfung von komplexen integrierten Schaltungen | |
| JPH04259868A (ja) | Ｉｃ試験装置 | |
| JP2598580Y2 (ja) | Ｉｃ試験装置 | |
| JP2633692B2 (ja) | 半導体試験方法 | |
| JPH05299987A (ja) | 自動識別レベル制御装置 | |
| JPH05232188A (ja) | 半導体集積回路の試験回路 | |
| KR0151969B1 (ko) | 이 브이 알 자동조정 장치 및 그 제어방법 | |
| JPS63169581A (ja) | スキヤンデザイン回路 | |
| JPS6342484A (ja) | 集積回路装置 | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| KR0158422B1 (ko) | 실장형 회로소자 자동검사장치 | |
| JPH1010200A (ja) | 半導体装置の試験方法及び半導体試験装置 | |
| JPH05249190A (ja) | Ｌｓｉ用テスタ | |
| JPH06324113A (ja) | 半導体集積回路 | |
| JPH07143005A (ja) | アナログ回路の制御装置 | |
| JPH07122660B2 (ja) | 半導体デバイス試験機のテスト信号送出方法 | |
| JPH09211075A (ja) | 半導体集積回路およびその試験方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |