JPH0346579A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、内部に独立した複数の機能回路を有する半導
体集積回路に関し、特に機能試験の対象となる機能回路
の選択手段を内部に備えた半導体集積回路に関する。

［従来の技術］ 従来、この種の半導体集積回路として、第６図に示すも
のが知られている。

即ち、半導体集積回路の内部には、独立した機能を有す
る複数の独立機能回路９が設けられており、これらがデ
ータバス８を介して接続されている。

テストモード／実動作モード切り換え端子１８をＨレベ
ルにすると、テストモードになり、チップセレクト信号
セレクト回路７がデコーダ４の出力を選択し、入力信号
セレクト回路１０がテストモード時の入力信号１４を選
択し、出力信号セレクト回路１１がテストモード時の出
力信号１５を選択する。これにより、テスト対象回路設
定用デコード入力信号端子１９に与えられるデータＤ１
〜Ｄｎに応じたデコード出力によってテスト対象の独立
機能回路９が選択され、テストが行なわれる。

一方、テストモード／実動作モード切り換え端子１８を
Ｌレベルにすると、実動作モードになり、チップセレク
ト信号セレクト回路７がデコーダ５の出力を選択し、入
力信号セレクト回路１０が実動作時の入力信号１２を選
択し、出力信号セレクト回路１１が実動作時の出力信号
１３を選択する。

これにより、ＣＰＵからのアドレス信号によって機能す
べき独立機能回路９が選択され、実動作が行なわれる。

また、第７図に示す半導体集積回路は、テストモード時
に使用されるデコーダ４の入力側にシフトレジスタ２０
を設け、シフトクロック入力端子２２に入力されるシフ
トクロックに従って、データ入力端子２１から選択した
い独立機能回路９に対応するデータを与えるようにした
ものである。

［発明が解決しようとする課題］ しかしながら、第６図に示した従来の半導体集積回路で
は、動作試験の対象となる独立機能回路を選択するため
のデコード信号をデコード入力信号端子１９を介して外
部から与えるようにしているので、そのための外部端子
として、少なくともｌｏｇ２　Ｎ　（但し、Ｎは独立機
能回路の個数）個の端子と、テストモード／実動作モー
ド切り換え用の端子とを必要とする。このため、電極パ
ッド部分の面積が大きくなり、チップサイズが大型化す
るという問題がある。

また、第７図に示した従来の半導体集積回路では、テス
ト用に必要とする外部端子数が３つであるが、テストモ
ード／実動作モードの切り換えのための制御信号の入力
及び必要な機能回路を選択するためのデータの入力等の
制御が必要になり、回路を選択する状態設定の操作が複
雑になるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
外部端子数が少なく、シかも機能回路選択のための操作
が極めて容易な半導体集積回路を提供することを目的と
する。

［課題を解決するための手段］ 本発明に係る半導体集積回路は、独立した機能を有する
複数の機能回路と、外部リセット入力端子から入力され
るリセット信号によってリセットされ、外部クロック入
力端子から入力されるクロック信号によってカウント動
作をするカウンタと、とのカウンタの出力に基づいて前
記複数の機能回路のうちの１つを選択する選択回路と、
前記カウンタの出力がリセット状態である場合には前記
各機能回路の入出力端子を実動作時の入出力信号線に接
続し、前記カウンタの出力がリセット状態以外である場
合には前記各機能回路の入出力端子をテスト動作時の入
出力信号線に接続する切り換え回路とを備えたことを特
徴とする。

［作用コ 本発明においては、内部に設けられたカウンタが外部リ
セット入力端子から入力されたリセット信号によってリ
セットされると、このカウンタの出力に基づいて、切り
換え回路が各機能回路と実動作時の入出力信号線とを接
続する。この場合、回路の状態は実動作モードとなる。

一方、上記カウンタが外部クロック入力端子か５− ら入力されたクロック信号によってクロック動作を行な
うと、カウンタの出力はリセット状態から変化するので
、切り換え回路がこれを検出し、各機能回路とテストモ
ード時の入出力信号線とを接続する。この場合、回路の
状態はテストモードとなる。テストを行ないたい機能回
路の選択は、必要な数のクロック信号を入力することに
より行なわれる。

［実施例］ 以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は本発明の第１の実施例に係る半導体集積回路の
構成を示すブロック図である。

複数の独立機能回路９は、データバス８を介して相互に
接続されている。これら独立機能回路９の各チップセレ
クト端子、入力端子及び出力端子には、チップセレクト
信号セレクト回路７の出力、入力信号セレクト回路１０
の出力及び出力信号セレクト回路１１の入力が接続され
ている。

一方、外部端子としてのクロック入力端子２及６− びリセット入力端子３は、バイナリカウンタ１のクロッ
ク入力端子及びリセット入力端子に接続されている。バ
イナリカウンタ１からのカウンタ出力は、デコーダ４の
入力データとして入力されると共に、ＯＲゲート６に人
力されている。ＯＲゲートの出力は、前述した３種類の
セレクト回路７゜１０．１１の選択信号Ｓとして与えら
れている。

チップセレクト信号セレクト回路７は、一方の入力Ａに
上記デコーダ４の出力を入力する。また、図示しないＣ
ＰＵからのアドレス信号１６はもう１つのデコーダ５に
入力されており、このデコーダの出力が、上記各チップ
セレクト信号セレクト回路７の他方の入力Ｂに入力され
ている。このチップセレクト信号セレクト回路７は、例
えば第２図に示すように、インバータ７４．ＡＮＤゲー
ト７５．７８及びＯＲゲート７７により構成されている
。これにより、選択信号入力端子７１から入力される選
択信号ＳがＨレベルのときは、入力端子７２からの人力
信号Ａが選択され、選択信号入力端子７１から入力され
る選択信号ＳがＬレベルのときは、入力端子７３からの
入力信号Ｂが選択されて出力端子７８から出力される。

入力信号セレクト回路１０は、選択信号Ｓによって実動
作時の入力信号工２とテストモード時の入力信号１４と
を選択して独立機能回路９に出力するもので、例えば第
３図（ａ）、（ｂ）に示すように、インバータ１０４．
ＡＮＤゲート１０５゜１０６及びＯＲアゲ−１０７によ
り構成されている。これにより、選択信号入力端子１０
１から入力される選択信号ＳがＨレベルのときは、入力
端子１０３からの入力信号Ａｌ、Ａ２．・・・＋Ａｎが
選択され、選択信号入力端子１０１から入力される選択
信号ＳがＬレベルのときは、入力端子１０２からの入力
信号Ｂ１．Ｂ２．・・・＋Ｂｎが選択されて出力端子１
０８から出力される。

出力信号セレクト回路１１は、選択信号Ｓによって、実
動作時の独立機能回路９からの出力信号１３と、テスト
モード時の独立機能回路９からの出力信号１５とを選択
して他の回路に出力するもので、例えば第４図（ａ）、
（ｂ）に示すように、インバータ１１３．ＡＮＤゲート
１１４，１１５及びＯＲゲート１１６により構成されて
いる。これにより、選択信号入力端子１１１から入力さ
れる選択信号ＳがＨレベルのときは、入力端子１１２か
らの入力信号１１．Ｉ２．・・・、Ｉｎが第１の出力端
子１１７側に出力され、選択信号入力端子１１１から入
力される選択信号ＳがＬレベルのときは、入力端子１１
２からの入力信号１１．Ｉ２゜・・・　Ｉｎが第２の出
力端子１１８側に出力される。

次にこのように構成された本実施例の半導体集積回路の
動作について説明する。

実動作時には、リセット入力端子３ヘリセット信号を供
給する。そうすると、バイナリカウンタ１のカウンタ出
力が全ビットＬレベルになるので、ＯＲゲート６からは
Ｌレベルが出力され、セレクト回路７．１０．１１は、
夫々入力信号Ｂ、１２及び出力信号１４を選択する。こ
れにより、回路は実動作モードになり、ＣＰＵからのア
ドレス信号１６をデコーダ５でデコードすることによっ
て独立機能回路９が選択され、この回路９に対して、９
− 入力信号１２が入力され、この回路９から出力信号１４
が出力される。

クロック入力端子２からクロック信号を入力すると、バ
イナリカウンタ１がカウントアツプをするので、バイナ
リカウンタ１の出力のうち少なくとも１ビツトはＨレベ
ルになる。このため、ＯＲゲート６の出力はＨレベルに
なり、セレクト回路７．１０．１１は、夫々入力信号Ａ
、１３及び出力信号１５を選択することになる。これに
より、回路はテストのモードとなる。このモードはバイ
ナリカウンタ１がオーバーフロー又はリセットされるま
で継続する。

このテストモードでは、バイナリカウンタ１にクロック
信号を１クロツクずつ入力していくと、独立機能回路９
を１つずつ順番に選択することができる。そして、各独
立機能回路９の機能試験を行ない、全ての独立機能回路
の機能試験が終了したら、再度リセット入力端子３にリ
セット信号を与えることによって、実動作モードでの機
能試験が可能になる。

１０− 第２図は本発明の第２の実施例に係る半導体集積回路の
ブロック図である。

本実施例では、カウンタとして第１図に示したバイナリ
カウンタ１に代えて、グレーコードカウンタ１７を使用
している。その他の点については、先の実施例と同様で
あるため、詳しい説明は省略する。

この回路においても、カウンタの１１１力硝が光なるだ
けで、独立機能回路９の選択動作は先の実施例と同様で
ある。

［発明の効果］ 以上述べたように、本発明によれば、内部に設けられた
カウンタを操作するための外部端子としては、外部リセ
ット入力端子と外部クロック入力端子の２つが設けられ
ているだけであるから、極めて小型の半導体装置を提供
することができる。

しかも、本発明では、カウンタをリセットするか否かで
テストモードと実動作モードとの切り換えを行なうこと
ができ、テストモード時の機能回路の選択も、必要な数
のクロック信号を入力するだけであるから、従来に比べ
て状態設定が極めて容易であるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体集積回路の
ブロック図、第２図は第１図の回路におけるチップセレ
クト信号セレクト回路の詳細ブロック図、第３図（ａ）
、（ｂ）は第１図の回路における入力信号セレクト回路
の詳細ブロック図、第４図（ａ）、（ｂ）は第１図す回
路における出力信号セレクト回路の詳細ブロック図、第
５図は本発明の第２の実施例に係る半導体集積回路のブ
ロック図、第６図及び第７図は従来の半導体集積回路を
夫々示すブロック図である。 １；バイナリカウンタ、２；クロック入力端子、３；リ
セット入力端子、４，５；デコーダ、７；チップセレク
ト信号セレクト回路、１０；入力信号セレクト回路、１
１；出力信号セレクト回路、１２；実動作時の入力信号
、１３；実動作時の出力信号、１４；テストモード時の
入力信号、１５；テストモード時の出力信号、１７；グ
レーコードカウンタ、１８；テストモード／実動作モー
ド切り換え端子、１９；テスト対象回路設定用デコード
入力信号端子、２０；シフトレジスタ、２１；シフトレ
ジスタの入力端子、２２；シフトレジスタのシフトクロ
ック入力端子

Claims (1)

【特許請求の範囲】
1. （１）独立した機能を有する複数の機能回路と、外部リ
   セット入力端子から入力されるリセット信号によってリ
   セットされ、外部クロック入力端子から入力されるクロ
   ック信号によってカウント動作をするカウンタと、この
   カウンタの出力に基づいて前記複数の機能回路のうちの
   １つを選択する選択回路と、前記カウンタの出力がリセ
   ット状態である場合には前記各機能回路の入出力端子を
   実動作時の入出力信号線に接続し、前記カウンタの出力
   がリセット状態以外である場合には前記各機能回路の入
   出力端子をテスト動作時の入出力信号線に接続する切り
   換え回路とを備えたことを特徴とする半導体集積回路。