JPH08286942A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPH08286942A JPH08286942A JP7084226A JP8422695A JPH08286942A JP H08286942 A JPH08286942 A JP H08286942A JP 7084226 A JP7084226 A JP 7084226A JP 8422695 A JP8422695 A JP 8422695A JP H08286942 A JPH08286942 A JP H08286942A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- logic circuit
- random logic
- microcomputer
- microcomputer core
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 機能ブロックを複数備えたマイクロコンピュ
ータに、各ブロックの入出力を共用するバスと、バスを
伝送する信号を外部端子により切り換える回路を設ける
ことで、各機能ブロックのテストが単独でできる回路を
提供する。 【構成】 マイコンコア１のテストを行うときは、外部
端子のマイコンコア選択端子３よりマイコンコアへのバ
スをＯＮ、外部端子のランダムロジック回路選択端子４
よりランダムロジック回路２へのバスをＯＦＦ状態にす
る。この状態により、マイコンコア１のみのテストが可
能となり、外部端子のデータ入力端子５、トライステー
トインバータ９、共用バス17、バス24、トライステート
インバータ10を経てマイコンコア１に入力され、データ
出力はマイコンコア１、トライステートインバータ11、
バス23、共用バス18、トライステートインバータ12を経
て外部端子のデータ出力端子７より出力される。一方ラ
ンダムロジック回路２のテストを行うときも同様の方法
により単独のテストが可能になる。
ータに、各ブロックの入出力を共用するバスと、バスを
伝送する信号を外部端子により切り換える回路を設ける
ことで、各機能ブロックのテストが単独でできる回路を
提供する。 【構成】 マイコンコア１のテストを行うときは、外部
端子のマイコンコア選択端子３よりマイコンコアへのバ
スをＯＮ、外部端子のランダムロジック回路選択端子４
よりランダムロジック回路２へのバスをＯＦＦ状態にす
る。この状態により、マイコンコア１のみのテストが可
能となり、外部端子のデータ入力端子５、トライステー
トインバータ９、共用バス17、バス24、トライステート
インバータ10を経てマイコンコア１に入力され、データ
出力はマイコンコア１、トライステートインバータ11、
バス23、共用バス18、トライステートインバータ12を経
て外部端子のデータ出力端子７より出力される。一方ラ
ンダムロジック回路２のテストを行うときも同様の方法
により単独のテストが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、マイコンコアとランダ
ムロジック回路が内部で接続されたマイクロコンピュー
タなどの半導体回路装置に関するものである。
ムロジック回路が内部で接続されたマイクロコンピュー
タなどの半導体回路装置に関するものである。
【０００２】
【従来の技術】図２は従来のランダムロジック回路を内
蔵するマイクロコンピュータの回路構成概略図を示し、
図２に示すようにマイコンコア１とランダムロジック回
路２が内部で接続されることがある。このマイクロコン
ピュータのテストにおいては、ランダムロジック回路２
からマイコンコア１へ入力される信号が正常であること
と、マイコンコア１からランダムロジック回路２へ入力
される信号が正常であることを確かめる必要がある。
蔵するマイクロコンピュータの回路構成概略図を示し、
図２に示すようにマイコンコア１とランダムロジック回
路２が内部で接続されることがある。このマイクロコン
ピュータのテストにおいては、ランダムロジック回路２
からマイコンコア１へ入力される信号が正常であること
と、マイコンコア１からランダムロジック回路２へ入力
される信号が正常であることを確かめる必要がある。
【０００３】マイコンコア１に対する入力信号のテスト
をする場合、データ入力端子27からデータを入力してラ
ンダムロジック回路２を動作させ、ランダムロジック回
路２の出力25を変化させてテストを行う。また、マイコ
ンコア１からランダムロジック回路２への入力26は、マ
イコンコア１を動作させて入力信号を発生させ、データ
出力端子28から出力させる必要がある。
をする場合、データ入力端子27からデータを入力してラ
ンダムロジック回路２を動作させ、ランダムロジック回
路２の出力25を変化させてテストを行う。また、マイコ
ンコア１からランダムロジック回路２への入力26は、マ
イコンコア１を動作させて入力信号を発生させ、データ
出力端子28から出力させる必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ランダムロジック回路２のテストを行う
際、必ずマイコンコア１を動作させなくてはならないの
でテストに時間がかかる。また、ランダムロジック回路
２のデータの入出力端子27，28が増えたとき、ランダム
ロジック回路２とマイコンコア１間の配線も増加するの
で配線効率が悪くなるという問題があった。
来の構成では、ランダムロジック回路２のテストを行う
際、必ずマイコンコア１を動作させなくてはならないの
でテストに時間がかかる。また、ランダムロジック回路
２のデータの入出力端子27，28が増えたとき、ランダム
ロジック回路２とマイコンコア１間の配線も増加するの
で配線効率が悪くなるという問題があった。
【０００５】本発明はこのような問題を解決し、テスト
モード時にマイコンコアとランダムロジック回路の間
に、データ入出力を共用するバスと、バスの入出力を外
部端子により切り換える回路を設けることで、配線効率
を向上させ、また、個々のテストを容易にすることを目
的とする。
モード時にマイコンコアとランダムロジック回路の間
に、データ入出力を共用するバスと、バスの入出力を外
部端子により切り換える回路を設けることで、配線効率
を向上させ、また、個々のテストを容易にすることを目
的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、マイコンコアとランダムロジック回路が内
部で接続されたマイクロコンピュータにおいて、テスト
モード時に前記マイコンコアの入力と前記ランダムロジ
ック回路の出力を共用するバスと、前記マイコンコアの
出力とランダムロジック回路の入力を共用するバスと、
前記バスの入出力を外部端子により切り換える回路を有
することを特徴とする。
するために、マイコンコアとランダムロジック回路が内
部で接続されたマイクロコンピュータにおいて、テスト
モード時に前記マイコンコアの入力と前記ランダムロジ
ック回路の出力を共用するバスと、前記マイコンコアの
出力とランダムロジック回路の入力を共用するバスと、
前記バスの入出力を外部端子により切り換える回路を有
することを特徴とする。
【０００７】
【作用】本発明によれば、マイコンコアとランダムロジ
ック回路の間にデータ入出力を共用するバスと、バスの
入出力を外部端子により切り換える回路を有することに
よりマイクロコンピュータの配線効率を向上させ、ま
た、個々のテストを容易にする。
ック回路の間にデータ入出力を共用するバスと、バスの
入出力を外部端子により切り換える回路を有することに
よりマイクロコンピュータの配線効率を向上させ、ま
た、個々のテストを容易にする。
【０００８】
【実施例】図１は本発明の一実施例における半導体回路
装置の回路構成図を示し、これはマイコンコア１とラン
ダムロジック回路２が内部で接続されたマイクロコンピ
ュータである。
装置の回路構成図を示し、これはマイコンコア１とラン
ダムロジック回路２が内部で接続されたマイクロコンピ
ュータである。
【０００９】ここで、３はマイコンコア１の選択端子と
しての外部端子、４はランダムロジック回路２の選択端
子としての外部端子、５はマイコンコア１へのデータ入
力端子としての外部端子、６はランダムロジック回路２
へのデータ入力端子としての外部端子、７はマイコンコ
ア１からのデータ出力端子としての外部端子、８はラン
ダムロジック回路２からのデータ出力端子としての外部
端子である。９ないし16および19ないし22はトライステ
ートインバータであって、トライステートインバータ９
ないし12，19，21は外部端子３からのＬ，Ｈ信号によ
り、またトライステートインバータ13ないし16，20，22
は外部端子４からのＨ，Ｌ信号により、夫々ＯＮ／ＯＦ
Ｆ状態に制御される。
しての外部端子、４はランダムロジック回路２の選択端
子としての外部端子、５はマイコンコア１へのデータ入
力端子としての外部端子、６はランダムロジック回路２
へのデータ入力端子としての外部端子、７はマイコンコ
ア１からのデータ出力端子としての外部端子、８はラン
ダムロジック回路２からのデータ出力端子としての外部
端子である。９ないし16および19ないし22はトライステ
ートインバータであって、トライステートインバータ９
ないし12，19，21は外部端子３からのＬ，Ｈ信号によ
り、またトライステートインバータ13ないし16，20，22
は外部端子４からのＨ，Ｌ信号により、夫々ＯＮ／ＯＦ
Ｆ状態に制御される。
【００１０】17および18はテストモード時にマイコンコ
ア１の入力(または出力)とランダムロジック回路２の出
力(または入力)を共用するバスである。23および24はマ
イコンコア１とランダムロジック回路２を接続するバス
である。
ア１の入力(または出力)とランダムロジック回路２の出
力(または入力)を共用するバスである。23および24はマ
イコンコア１とランダムロジック回路２を接続するバス
である。
【００１１】これら外部端子のマイコンコア選択端子
３、ランダムロジック回路選択端子４およびトライステ
ートインバータ９〜22によりバス17，18，23，24の切り
換え回路を構成する。
３、ランダムロジック回路選択端子４およびトライステ
ートインバータ９〜22によりバス17，18，23，24の切り
換え回路を構成する。
【００１２】本実施例回路は、図１に示すようにマイコ
ンコア１からトライステートインバータ11，14を経てラ
ンダムロジック回路２に入るバス23と、ランダムロジッ
ク回路２からトライステートインバータ15，10を経てマ
イコンコア１に入るバス24を設け、トライステートイン
バータ11，14の間に外部データ入出力端子６，７と接続
する共用バス18、トライステートインバータ15，10の間
に外部データ入出力端子５，８と接続する共用バス17を
設ける。前記トライステートインバータは、外部端子３
と４により選択されるようになっており、マイコンコア
１を選択する端子は３、ランダムロジック回路２を選択
する端子は４である。
ンコア１からトライステートインバータ11，14を経てラ
ンダムロジック回路２に入るバス23と、ランダムロジッ
ク回路２からトライステートインバータ15，10を経てマ
イコンコア１に入るバス24を設け、トライステートイン
バータ11，14の間に外部データ入出力端子６，７と接続
する共用バス18、トライステートインバータ15，10の間
に外部データ入出力端子５，８と接続する共用バス17を
設ける。前記トライステートインバータは、外部端子３
と４により選択されるようになっており、マイコンコア
１を選択する端子は３、ランダムロジック回路２を選択
する端子は４である。
【００１３】実際の使用状態では、外部端子５，６，
７，８はマイコンコア１とランダムロジック回路２用の
端子となる。
７，８はマイコンコア１とランダムロジック回路２用の
端子となる。
【００１４】次に本実施例の動作を説明すると、マイコ
ンコア１のテストを行うときは、外部端子のマイコンコ
ア選択端子３より“Ｌ”信号を入力し、マイコンコア１
へのバスをＯＮ、外部端子のランダムロジック回路選択
端子４より“Ｈ”信号を入力し、ランダムロジック回路
２へのバスをＯＦＦ状態にする。
ンコア１のテストを行うときは、外部端子のマイコンコ
ア選択端子３より“Ｌ”信号を入力し、マイコンコア１
へのバスをＯＮ、外部端子のランダムロジック回路選択
端子４より“Ｈ”信号を入力し、ランダムロジック回路
２へのバスをＯＦＦ状態にする。
【００１５】即ち、トライステートインバータ９ないし
12がＯＮ状態、トライステートインバータ13ないし16，
19，21がＯＦＦ状態になる。したがって、この状態によ
り、マイコンコア１のみのテストが可能となり、データ
入力は外部端子のデータ入力端子５、トライステートイ
ンバータ９、共用バス17、バス24、トライステートイン
バータ10を経てマイコンコア１に入力され、マイコンコ
ア１からのデータ出力はマイコンコア１、トライステー
トインバータ11、バス23、共用バス18、トライステート
インバータ12を経て外部端子のデータ出力端子７より出
力される。
12がＯＮ状態、トライステートインバータ13ないし16，
19，21がＯＦＦ状態になる。したがって、この状態によ
り、マイコンコア１のみのテストが可能となり、データ
入力は外部端子のデータ入力端子５、トライステートイ
ンバータ９、共用バス17、バス24、トライステートイン
バータ10を経てマイコンコア１に入力され、マイコンコ
ア１からのデータ出力はマイコンコア１、トライステー
トインバータ11、バス23、共用バス18、トライステート
インバータ12を経て外部端子のデータ出力端子７より出
力される。
【００１６】次にランダムロジック回路２のテストを行
うときは、外部端子のランダムロジック回路選択端子４
より“Ｌ”信号を入力し、ランダムロジック回路２への
バスをＯＮ、外部端子のマイコンコア選択端子３より
“Ｈ”信号を入力しマイコンコア１へのバスをＯＦＦ状
態にする。
うときは、外部端子のランダムロジック回路選択端子４
より“Ｌ”信号を入力し、ランダムロジック回路２への
バスをＯＮ、外部端子のマイコンコア選択端子３より
“Ｈ”信号を入力しマイコンコア１へのバスをＯＦＦ状
態にする。
【００１７】即ち、トライステートインバータ９ないし
12，20，22がＯＦＦ状態、トライステートインバータ13
ないし16がＯＮ状態になる。したがって、この状態によ
り、ランダムロジック回路２のみのテストが可能とな
り、データ入力は外部端子のデータ入力端子６、トライ
ステートインバータ13、共用バス18、バス23、トライス
テートインバータ14を経てランダムロジック回路２に入
力され、データ出力はランダムロジック回路２、トライ
ステートインバータ15、バス24、共用バス17、トライス
テートインバータ16を経て外部端子のデータ出力端子８
より出力される。
12，20，22がＯＦＦ状態、トライステートインバータ13
ないし16がＯＮ状態になる。したがって、この状態によ
り、ランダムロジック回路２のみのテストが可能とな
り、データ入力は外部端子のデータ入力端子６、トライ
ステートインバータ13、共用バス18、バス23、トライス
テートインバータ14を経てランダムロジック回路２に入
力され、データ出力はランダムロジック回路２、トライ
ステートインバータ15、バス24、共用バス17、トライス
テートインバータ16を経て外部端子のデータ出力端子８
より出力される。
【００１８】以上により、マイコンコアとランダムロジ
ック回路を持ったマイクロコンピュータの個々のテスト
を容易にする。
ック回路を持ったマイクロコンピュータの個々のテスト
を容易にする。
【００１９】
【発明の効果】以上説明したように本発明の半導体回路
装置は、マイコンコアとランダムロジック回路の間に、
データ入出力を共用するバスと、バスの入出力を外部端
子により切り換える回路を有することにより、マイコン
コアとランダムロジック回路を持ったマイクロコンピュ
ータの個々のテストを容易に行うことができるととも
に、マイクロコンピュータの配線効率を向上させること
ができる。
装置は、マイコンコアとランダムロジック回路の間に、
データ入出力を共用するバスと、バスの入出力を外部端
子により切り換える回路を有することにより、マイコン
コアとランダムロジック回路を持ったマイクロコンピュ
ータの個々のテストを容易に行うことができるととも
に、マイクロコンピュータの配線効率を向上させること
ができる。
【図１】本発明の一実施例における半導体回路装置の回
路構成図である。
路構成図である。
【図２】従来のランダムロジック回路を内蔵するマイク
ロコンピュータの回路構成概略図である。
ロコンピュータの回路構成概略図である。
１…マイコンコア、 ２…ランダムロジック回路、 ３
…マイコンコアの選択端子、 ４…ランダムロジック回
路の選択端子、 ５…マイコンコアへのデータ入力端
子、 ６…ランダムロジック回路へのデータ入力端子、
７…マイコンコアからのデータ出力端子、 ８…ラン
ダムロジック回路からのデータ出力端子、９〜16、19〜
22…トライステートインバータ、 17，18…共用バス、
23，24…バス。
…マイコンコアの選択端子、 ４…ランダムロジック回
路の選択端子、 ５…マイコンコアへのデータ入力端
子、 ６…ランダムロジック回路へのデータ入力端子、
７…マイコンコアからのデータ出力端子、 ８…ラン
ダムロジック回路からのデータ出力端子、９〜16、19〜
22…トライステートインバータ、 17，18…共用バス、
23，24…バス。
Claims (1)
- 【請求項１】 マイコンコアとランダムロジック回路が
内部で接続されたマイクロコンピュータにおいて、テス
トモード時に前記マイコンコアの入力と前記ランダムロ
ジック回路の出力を共用するバスと、前記マイコンコア
の出力とランダムロジック回路の入力を共用するバス
と、前記バスの入出力を外部端子により切り換える回路
を有することを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084226A JPH08286942A (ja) | 1995-04-10 | 1995-04-10 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084226A JPH08286942A (ja) | 1995-04-10 | 1995-04-10 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08286942A true JPH08286942A (ja) | 1996-11-01 |
Family
ID=13824570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7084226A Pending JPH08286942A (ja) | 1995-04-10 | 1995-04-10 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08286942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
-
1995
- 1995-04-10 JP JP7084226A patent/JPH08286942A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000073809A1 (fr) * | 1999-05-26 | 2000-12-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
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