JPS63207167A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63207167A JPS63207167A JP4071887A JP4071887A JPS63207167A JP S63207167 A JPS63207167 A JP S63207167A JP 4071887 A JP4071887 A JP 4071887A JP 4071887 A JP4071887 A JP 4071887A JP S63207167 A JPS63207167 A JP S63207167A
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- Japan
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- functional block
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- test
- selecting
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000012360 testing method Methods 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイやセミカスタムＩＣ等のように
機能ブロック（ある機能を実行するひとかたまりの回路
のことである。これは、設計、特性の評価が充分なされ
た後、セル（またはマクロ）ライブラリーに登録しであ
る。）を用いて回路構成がされる半導体集積回路に関し
、特にそのテストのための構造に関するものである。
機能ブロック（ある機能を実行するひとかたまりの回路
のことである。これは、設計、特性の評価が充分なされ
た後、セル（またはマクロ）ライブラリーに登録しであ
る。）を用いて回路構成がされる半導体集積回路に関し
、特にそのテストのための構造に関するものである。
第３図に、機能ブロックを用いた従来の半導体集積回路
（以下、半導体集積回路をＬＳＩと記す）の回路構成の
一例を示す。このＬＳＩＩは複数の機能ブロック２を組
み合わせることによって構成され、通常信号用入力端子
３から通常信号を入力、通常信号が出力端子１３から出
力される。各機能ブロック２の前段には通常信号の入力
とテスト用端子４からのテスト信号とを切換えるテスト
用回路１４が挿入されている。
（以下、半導体集積回路をＬＳＩと記す）の回路構成の
一例を示す。このＬＳＩＩは複数の機能ブロック２を組
み合わせることによって構成され、通常信号用入力端子
３から通常信号を入力、通常信号が出力端子１３から出
力される。各機能ブロック２の前段には通常信号の入力
とテスト用端子４からのテスト信号とを切換えるテスト
用回路１４が挿入されている。
上述した従来のＬＳＩでは、機能ブロック２のテストは
テスト用端子４からテスト用信号を直接入力することに
より行えるので、その前段での動作状態にかかわらず直
接テストでできるのでテスト時間を短縮できる。しかし
ながら、各機能プロツク毎にその前段に別の回路ブロッ
クとしてのテスト用回路を設けているので、組み合せる
回路ブロックの数が多くなり、回路の設計が非常に複雑
になり、ＬＳＩ開発設計に長期間を要するという欠点が
ある。
テスト用端子４からテスト用信号を直接入力することに
より行えるので、その前段での動作状態にかかわらず直
接テストでできるのでテスト時間を短縮できる。しかし
ながら、各機能プロツク毎にその前段に別の回路ブロッ
クとしてのテスト用回路を設けているので、組み合せる
回路ブロックの数が多くなり、回路の設計が非常に複雑
になり、ＬＳＩ開発設計に長期間を要するという欠点が
ある。
本発明によれば、単位となる回路機能毎にあらかじめ設
計された機能ブロックを用いて設計される半導体集積回
路において、各機能ブロックには入力信号をテスト用信
号と通常信号とに切り換えることのできる入力切換回路
を有している集積回路を得る。
計された機能ブロックを用いて設計される半導体集積回
路において、各機能ブロックには入力信号をテスト用信
号と通常信号とに切り換えることのできる入力切換回路
を有している集積回路を得る。
次に、本発明を図面を参照してより詳細に説明する。
本発明の一実施例として、機能ブロック２を４個有して
、これら機能ブロック２を使用して回路が構成された半
導体集積回路を第１図に示す。この機能ブロック２には
その人・出力部にそれぞれ入力切換回路５と出力切換回
路６とを有している。
、これら機能ブロック２を使用して回路が構成された半
導体集積回路を第１図に示す。この機能ブロック２には
その人・出力部にそれぞれ入力切換回路５と出力切換回
路６とを有している。
テスト時には各機能ブロック２はテスト用入力端子４か
らのテスト信号を受けたのであるが、このテスト信号を
受ける機能ブロック２の選出は、機能ブロック選択用デ
ータ入力端子８から、機能ブロック選択用データ信号を
入力して、この選択用データ信号を機能ブロック入力選
択用デコーダ９でデコードして行う。たとえば、通常信
号による通常動作をさせるときには、機能ブロック入力
選択用デコーダ出力端子１１の出力信号、および機能ブ
ロック出力選択用デコーダ出力端子１２の出力信号がす
べて高レベル″′Ｈ”を取るような入力信号を機能ブロ
ック選択用データ入力端子８に入力すればよい。第１図
の左上の機能ブロック２を選択するときには、機能ブロ
ック入力選択用デコーダ出力端子１１−１の出力信号が
ローレベル′″Ｌ”を、機能ブロック出力選択用デコー
ダ出方端子１２−１の出力信号がローレベル“Ｌ”を、
また機能ブロック出力選択用デコーダ出力端子１２−２
の出力信号がローレベル“Ｌ″を取るような入力信号を
機能ブロック選択用デコーダ入力端子８に入力すればよ
い。
らのテスト信号を受けたのであるが、このテスト信号を
受ける機能ブロック２の選出は、機能ブロック選択用デ
ータ入力端子８から、機能ブロック選択用データ信号を
入力して、この選択用データ信号を機能ブロック入力選
択用デコーダ９でデコードして行う。たとえば、通常信
号による通常動作をさせるときには、機能ブロック入力
選択用デコーダ出力端子１１の出力信号、および機能ブ
ロック出力選択用デコーダ出力端子１２の出力信号がす
べて高レベル″′Ｈ”を取るような入力信号を機能ブロ
ック選択用データ入力端子８に入力すればよい。第１図
の左上の機能ブロック２を選択するときには、機能ブロ
ック入力選択用デコーダ出力端子１１−１の出力信号が
ローレベル′″Ｌ”を、機能ブロック出力選択用デコー
ダ出方端子１２−１の出力信号がローレベル“Ｌ”を、
また機能ブロック出力選択用デコーダ出力端子１２−２
の出力信号がローレベル“Ｌ″を取るような入力信号を
機能ブロック選択用デコーダ入力端子８に入力すればよ
い。
以上述べたように、機能ブロック入力選択用デコーダ９
で機能ブロック内部の入力切換回路５を、機能ブロック
出力選択用デコーダ１０で機能ブロックの出力切換回路
６を制御している。
で機能ブロック内部の入力切換回路５を、機能ブロック
出力選択用デコーダ１０で機能ブロックの出力切換回路
６を制御している。
従来、第１図のような回路には、４個の入力切換回路と
４個の出力切換回路とを、４個の機能ブロックの外に必
要とし、これら１２個の回路ブロックを所定の設計手順
で組み合せていたので、多くの設計手順を必要としたが
、本発明によれば、各機能ブロック２の内部に入力切換
回路と出力切換回路とを有しているので、４つの機能ブ
ロックを所定の設計手順で組み合せれば良く、設計子１
１１が短かくて済む。
４個の出力切換回路とを、４個の機能ブロックの外に必
要とし、これら１２個の回路ブロックを所定の設計手順
で組み合せていたので、多くの設計手順を必要としたが
、本発明によれば、各機能ブロック２の内部に入力切換
回路と出力切換回路とを有しているので、４つの機能ブ
ロックを所定の設計手順で組み合せれば良く、設計子１
１１が短かくて済む。
第２図は、本発明による他の実施例で、機能ブロック２
′の内部に入力切換回路のみを有している半導体集積回
路である。
′の内部に入力切換回路のみを有している半導体集積回
路である。
テスト用入力端子４から入力するテスト信号と内部回路
もしくは信号入力端子から受ける通常信号とは機能ブロ
ック２′の内部の入力段の入力切換回路５によりブロッ
クセレクト端子７から入力される制御信号によって切り
換えられる。所定の機能ブロック２′のテストを行なう
ときは、ブロックセレクト端子７にノーイレペル”Ｈ”
の信号を入力することにより可能となる。
もしくは信号入力端子から受ける通常信号とは機能ブロ
ック２′の内部の入力段の入力切換回路５によりブロッ
クセレクト端子７から入力される制御信号によって切り
換えられる。所定の機能ブロック２′のテストを行なう
ときは、ブロックセレクト端子７にノーイレペル”Ｈ”
の信号を入力することにより可能となる。
この機能ブロック２′がある回路から次の回路へのイン
ターフェースとして機能する場合には、この機能ブロッ
ク２′の外部に簡単な選択回路を付加するだけで、イン
ターフェースに何の影響を与えずに機能ブロック２′の
テストを行うことができる。
ターフェースとして機能する場合には、この機能ブロッ
ク２′の外部に簡単な選択回路を付加するだけで、イン
ターフェースに何の影響を与えずに機能ブロック２′の
テストを行うことができる。
本実施例によっても、機能ブロックの内部入力段に入力
切換回路５をあらかじめ含んでいるので、回路設計の際
組み合せる回路ブロックの数が少なくて済むことによる
設計手順の簡易化の効果がある。
切換回路５をあらかじめ含んでいるので、回路設計の際
組み合せる回路ブロックの数が少なくて済むことによる
設計手順の簡易化の効果がある。
〔発明の効果〕
以上説明したように、本発明は、ＬＳＩで使用される特
定の機能ブロックをテスト可能にすることを目的として
、機能ブロックの内部に通常信号とテスト用信号とを切
り換えることができる入力切換回路を設けることにより
次の効果を持つ。
定の機能ブロックをテスト可能にすることを目的として
、機能ブロックの内部に通常信号とテスト用信号とを切
り換えることができる入力切換回路を設けることにより
次の効果を持つ。
すなわち、機能ブロックのテストヲ行なうためのテスト
入力切換回路を機能ブロック内に有しているので回路設
計の簡易化が可能になり、開発期間の短縮が著しく向上
するというものである。
入力切換回路を機能ブロック内に有しているので回路設
計の簡易化が可能になり、開発期間の短縮が著しく向上
するというものである。
第１図は本発明の一実施例による半導体集積回路のブロ
ック図、第２図は本発明の他の実施例による半導体集積
回路のブロック図、第３図は従来の半２体集積回路のブ
ロック図である。 １・・・・・・半導体集積回路、２＊２’・・・・・・
４コ能ノロツク、３・・・・・・通常信号用入力端子、
４・・・・・・テスト信号入力端子、５．５′・・・・
・・入力切換回路、６・・・・・・出力切換回路、７・
・・・・・ブロックセレクト端子、８・・・・・・機能
ブロック選択用データ入力端子、９・・・・・・機能ブ
ロック入力選択用デコーダ、１０・・・・・・機能ブロ
ック出力選択用デコーダ、１１・・・・・・機能ブロッ
ク入力選択用デコーダ出力端子、１２−１〜１２−４・
・・・・・機能ブロック出力選択用デコーダ出力端子、
１３・・・・・・出力端子、１４・・・・・・機能ブロ
ック外部の入力切換回路、１５・・・・・・クロックド
バッファ、１６・・・・・・テスト月並通常信号出力端
、１７・・・・・・機能ブロック選択用端子。
ック図、第２図は本発明の他の実施例による半導体集積
回路のブロック図、第３図は従来の半２体集積回路のブ
ロック図である。 １・・・・・・半導体集積回路、２＊２’・・・・・・
４コ能ノロツク、３・・・・・・通常信号用入力端子、
４・・・・・・テスト信号入力端子、５．５′・・・・
・・入力切換回路、６・・・・・・出力切換回路、７・
・・・・・ブロックセレクト端子、８・・・・・・機能
ブロック選択用データ入力端子、９・・・・・・機能ブ
ロック入力選択用デコーダ、１０・・・・・・機能ブロ
ック出力選択用デコーダ、１１・・・・・・機能ブロッ
ク入力選択用デコーダ出力端子、１２−１〜１２−４・
・・・・・機能ブロック出力選択用デコーダ出力端子、
１３・・・・・・出力端子、１４・・・・・・機能ブロ
ック外部の入力切換回路、１５・・・・・・クロックド
バッファ、１６・・・・・・テスト月並通常信号出力端
、１７・・・・・・機能ブロック選択用端子。
Claims (1)
- 【特許請求の範囲】 １ 単位回路毎にブロック化された機能ブロックを組み
合せてなる半導体集積回路において、前記機能ブロック
の内部に信号切換回路を有することを特徴とする半導体
集積回路。 ２ 前記信号切換回路は入力信号とテスト用入力とを切
り換える入力切換回路であることを特徴とする特許請求
範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040718A JPH0728006B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040718A JPH0728006B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207167A true JPS63207167A (ja) | 1988-08-26 |
| JPH0728006B2 JPH0728006B2 (ja) | 1995-03-29 |
Family
ID=12588376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040718A Expired - Fee Related JPH0728006B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728006B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022356A (ja) * | 1983-07-19 | 1985-02-04 | Nec Corp | 大規模集積回路 |
| JPS6120348A (ja) * | 1984-07-06 | 1986-01-29 | Hitachi Ltd | Ｌｓｉ集合体 |
| JPS61223669A (ja) * | 1985-03-29 | 1986-10-04 | Toshiba Corp | Ｌｓｉテスト方式 |
-
1987
- 1987-02-23 JP JP62040718A patent/JPH0728006B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022356A (ja) * | 1983-07-19 | 1985-02-04 | Nec Corp | 大規模集積回路 |
| JPS6120348A (ja) * | 1984-07-06 | 1986-01-29 | Hitachi Ltd | Ｌｓｉ集合体 |
| JPS61223669A (ja) * | 1985-03-29 | 1986-10-04 | Toshiba Corp | Ｌｓｉテスト方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0728006B2 (ja) | 1995-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |