JPH05324861A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPH05324861A JPH05324861A JP4125856A JP12585692A JPH05324861A JP H05324861 A JPH05324861 A JP H05324861A JP 4125856 A JP4125856 A JP 4125856A JP 12585692 A JP12585692 A JP 12585692A JP H05324861 A JPH05324861 A JP H05324861A
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- JP
- Japan
- Prior art keywords
- test
- circuit
- signal
- function
- input function
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 通常入出力ポート機能、テストモード時のプ
ログラムデータ入力機能、割込み信号入力機能を備えた
マイコンをテストモードにして、外部よりプログラムの
データを入力して割込みテストが出来る回路を提供す
る。 【構成】 テストモード時のプログラムデータ入力機能
２、通常入出力ポート機能３、割込み信号入力機能４を
備えた兼用外部端子１を持ったマイコンで、別端子７と
テスト回路１０の信号をＮＡＮＤ回路８でＮＡＮＤし、
その信号と兼用外部端子１の信号とをＡＮＤ回路９でＡ
ＮＤした信号を割込み入力機能に入力する回路を持た
せ、別端子７とテスト回路１０からＨＩＧＨ信号を入力
することで、兼用外部端子１の信号が割込み信号入力機
能４に入力しない様に制御する。これで、割込みのテス
トを、外部からプログラムを入力しながら行える。
ログラムデータ入力機能、割込み信号入力機能を備えた
マイコンをテストモードにして、外部よりプログラムの
データを入力して割込みテストが出来る回路を提供す
る。 【構成】 テストモード時のプログラムデータ入力機能
２、通常入出力ポート機能３、割込み信号入力機能４を
備えた兼用外部端子１を持ったマイコンで、別端子７と
テスト回路１０の信号をＮＡＮＤ回路８でＮＡＮＤし、
その信号と兼用外部端子１の信号とをＡＮＤ回路９でＡ
ＮＤした信号を割込み入力機能に入力する回路を持た
せ、別端子７とテスト回路１０からＨＩＧＨ信号を入力
することで、兼用外部端子１の信号が割込み信号入力機
能４に入力しない様に制御する。これで、割込みのテス
トを、外部からプログラムを入力しながら行える。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
などの半導体回路装置に関するものである。
などの半導体回路装置に関するものである。
【０００２】
【従来の技術】マイクロコンピュータに代表される半導
体装置は、端子の有効活用を行うために通常の入出力機
能に、外部割込み機能の様な特殊機能を兼用させること
がある。また、外部端子が少ない場合、マイクロコンピ
ュータのテストを外部の端子を用いて行うための、命令
入力などの機能をさらに兼用させる場合がある。従来の
技術を、図２を参照しながら説明する。１は、通常入出
力ポート機能３、テストモード時のプログラムデータ入
力機能２、割込み信号入力機能４を備えた兼用外部端子
である。割込み要求レジスタ５は割込み信号入力により
セットされ、マイコンコア６からの信号によりリセット
される。以上の様な構成のマイクロコンピュータのテス
トは、兼用外部端子１からテスト時のプログラムデータ
入力機能を介して入力された命令を、マイクロコンピュ
ータが実行することにより行われる。
体装置は、端子の有効活用を行うために通常の入出力機
能に、外部割込み機能の様な特殊機能を兼用させること
がある。また、外部端子が少ない場合、マイクロコンピ
ュータのテストを外部の端子を用いて行うための、命令
入力などの機能をさらに兼用させる場合がある。従来の
技術を、図２を参照しながら説明する。１は、通常入出
力ポート機能３、テストモード時のプログラムデータ入
力機能２、割込み信号入力機能４を備えた兼用外部端子
である。割込み要求レジスタ５は割込み信号入力により
セットされ、マイコンコア６からの信号によりリセット
される。以上の様な構成のマイクロコンピュータのテス
トは、兼用外部端子１からテスト時のプログラムデータ
入力機能を介して入力された命令を、マイクロコンピュ
ータが実行することにより行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来の方法では、マイクロコンピュータの割込みテスト
において不都合が発生する。マイクロコンピュータの割
込みのテストを行う場合を、図２と図４を参照しながら
説明する。図２の様に、割込み信号入力機能４がテスト
モードでのテストプログラム入力の一端子２と兼用され
ていた場合、テストモード時のプログラムデータ入力１
１で割込み要求レジスタリセットの命令を実行し、タイ
ミングチャートのタイミングＡで変化したとしても、割
込み要求レジスタ１３はテストモード時のプログラムデ
ータ入力１１の変化により、兼用外部端子１２から割込
み信号がタイミングＢで入れば、上記レジスタ１３はセ
ットされる。これでは、外部から、制御し評価を行うに
は、不都合である。そこで、割込み信号が入力されない
様に制御することで、通常入出力ポート機能３、テスト
モード時のプログラムデータ入力機能２、割込み信号入
力機能４を備えた兼用外部端子１を持ったマイクロコン
ピュータの、割込みテストを可能にすることを目的とす
る。
従来の方法では、マイクロコンピュータの割込みテスト
において不都合が発生する。マイクロコンピュータの割
込みのテストを行う場合を、図２と図４を参照しながら
説明する。図２の様に、割込み信号入力機能４がテスト
モードでのテストプログラム入力の一端子２と兼用され
ていた場合、テストモード時のプログラムデータ入力１
１で割込み要求レジスタリセットの命令を実行し、タイ
ミングチャートのタイミングＡで変化したとしても、割
込み要求レジスタ１３はテストモード時のプログラムデ
ータ入力１１の変化により、兼用外部端子１２から割込
み信号がタイミングＢで入れば、上記レジスタ１３はセ
ットされる。これでは、外部から、制御し評価を行うに
は、不都合である。そこで、割込み信号が入力されない
様に制御することで、通常入出力ポート機能３、テスト
モード時のプログラムデータ入力機能２、割込み信号入
力機能４を備えた兼用外部端子１を持ったマイクロコン
ピュータの、割込みテストを可能にすることを目的とす
る。
【０００４】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、通常入出力ポート機能、テス
トモード時のプログラムデータ入力機能、割込み信号入
力機能を備えた兼用外部端子と、テストモード時に割込
み信号を別外部端子より制御する回路を有している。
に本発明の半導体装置は、通常入出力ポート機能、テス
トモード時のプログラムデータ入力機能、割込み信号入
力機能を備えた兼用外部端子と、テストモード時に割込
み信号を別外部端子より制御する回路を有している。
【０００５】
【作用】この構成によって、通常入出力ポート機能、テ
ストモード時のプログラムデータ入力機能、割込み信号
入力機能を備えた兼用外部端子を持ったマイクロコンピ
ュータの、割込みテストを可能にする。
ストモード時のプログラムデータ入力機能、割込み信号
入力機能を備えた兼用外部端子を持ったマイクロコンピ
ュータの、割込みテストを可能にする。
【０００６】
【実施例】以下に、本発明の実施例について、図面を参
照しながら説明する。図１は本発明の実施例である。テ
スト回路１０からの信号と別端子７からの信号はＮＡＮ
Ｄ回路８に入力される。ＮＡＮＤ回路８からの出力信号
と兼用外部端子１からの信号はＡＮＤ回路９に入力され
る。ＡＮＤ回路９の出力信号は、割込み信号入力機能ブ
ッロク４に入力される。以下に上記で構成された半導体
回路装置の動作について説明する。テスト時には、テス
ト回路１０からＨＩＧＨ信号が出力されており、この
時、別端子７からＨＩＧＨ信号入力すると、ＮＡＮＤ回
路８からＬＯＷ信号が出力され、ＡＮＤ回路９により、
兼用外部端子１に関係なく割込み信号入力機能ブロック
４にＬＯＷ信号が入力される。これにより、割込みテス
トを行う場合、兼用外部端子１より割込み要求レジスタ
５のリセット命令を実行し図３のタイミングチャートの
タイミングＡで変化したとしても、兼用外部端子の信号
１３が割込み信号入力機能ブロックに入力されないの
で、図４の様にＢで割込み要求レジスタ５がセットされ
ず、図３の様にプログラム通りリセットされたままとな
る。これにより、テストモードでの割込み要求レジスタ
５の書き込み確認のテストが可能となる。また、別端子
７からＬＯＷ信号を入力すると、ＮＡＮＤ回路８からＨ
ＩＧＨ信号が出力され、ＡＮＤ回路９により兼用外部端
子１の信号が、割込み信号入力機能ブロック４に入力さ
れる。これにより、兼用外部端子１より割り込み信号を
入力して割込み要求レジスタ５をセットすることが可能
となる。以上により、通常入出力ポート機能、テストモ
ード時のプログラムデータ入力機能、割込み信号入力機
能を備えた兼用外部端子を持ったマイクロコンンピュー
タの割込みテストを可能とする。
照しながら説明する。図１は本発明の実施例である。テ
スト回路１０からの信号と別端子７からの信号はＮＡＮ
Ｄ回路８に入力される。ＮＡＮＤ回路８からの出力信号
と兼用外部端子１からの信号はＡＮＤ回路９に入力され
る。ＡＮＤ回路９の出力信号は、割込み信号入力機能ブ
ッロク４に入力される。以下に上記で構成された半導体
回路装置の動作について説明する。テスト時には、テス
ト回路１０からＨＩＧＨ信号が出力されており、この
時、別端子７からＨＩＧＨ信号入力すると、ＮＡＮＤ回
路８からＬＯＷ信号が出力され、ＡＮＤ回路９により、
兼用外部端子１に関係なく割込み信号入力機能ブロック
４にＬＯＷ信号が入力される。これにより、割込みテス
トを行う場合、兼用外部端子１より割込み要求レジスタ
５のリセット命令を実行し図３のタイミングチャートの
タイミングＡで変化したとしても、兼用外部端子の信号
１３が割込み信号入力機能ブロックに入力されないの
で、図４の様にＢで割込み要求レジスタ５がセットされ
ず、図３の様にプログラム通りリセットされたままとな
る。これにより、テストモードでの割込み要求レジスタ
５の書き込み確認のテストが可能となる。また、別端子
７からＬＯＷ信号を入力すると、ＮＡＮＤ回路８からＨ
ＩＧＨ信号が出力され、ＡＮＤ回路９により兼用外部端
子１の信号が、割込み信号入力機能ブロック４に入力さ
れる。これにより、兼用外部端子１より割り込み信号を
入力して割込み要求レジスタ５をセットすることが可能
となる。以上により、通常入出力ポート機能、テストモ
ード時のプログラムデータ入力機能、割込み信号入力機
能を備えた兼用外部端子を持ったマイクロコンンピュー
タの割込みテストを可能とする。
【０００７】
【発明の効果】本発明は、通常入出力ポート機能、テス
トモード時のプログラムデータ入力機能、割込み信号入
力機能を備えた兼用外部端子を持ったマイクロコンピュ
ータを、テストモードにしてマイクロコンピュータ外部
よりプログラムのデータを入力して、割込みテストを可
能にする半導体回路装置である。
トモード時のプログラムデータ入力機能、割込み信号入
力機能を備えた兼用外部端子を持ったマイクロコンピュ
ータを、テストモードにしてマイクロコンピュータ外部
よりプログラムのデータを入力して、割込みテストを可
能にする半導体回路装置である。
【図１】本発明の一実施例のブロック図
【図２】従来例のブロック図
【図３】本発明の実施例のタイミングチャート
【図４】従来例のタイミングチャート
１ 兼用外部端子 ２ テストプログラムデータ入力機能ブロック ３ 通常入出力ポート機能ブロック ４ 割込み信号入力機能ブロック ５ 割込み要求レジスタ ６ マイコンコア ７ 別端子 ８ ＮＡＮＤ回路 ９ ＡＮＤ回路 １０ テスト回路 １１ テストプログラム入力のタイミングチャート １２ 兼用外部端子のタイミングチャート １３ 割込み要求許可レジスタのタイミングチャート １４ 別端子のタイミングチャート
Claims (1)
- 【請求項１】通常入出力ポート機能、テストモード時の
プログラムデータ入力機能、割込み信号入力機能を備え
た兼用外部端子と、テストモード時に割込み信号を別外
部端子より制御する回路を有することを特徴とする半導
体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125856A JPH05324861A (ja) | 1992-05-19 | 1992-05-19 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4125856A JPH05324861A (ja) | 1992-05-19 | 1992-05-19 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324861A true JPH05324861A (ja) | 1993-12-10 |
Family
ID=14920639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4125856A Pending JPH05324861A (ja) | 1992-05-19 | 1992-05-19 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324861A (ja) |
-
1992
- 1992-05-19 JP JP4125856A patent/JPH05324861A/ja active Pending
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